JPH03149870A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【概　要】 多結晶半導体膜とシリサイド膜の二層構造よりなる電極
と、半導体膜よりなる素子又は電極とを備えた半導体装
置の製造方法に関し、 電極を構成する多結晶半導体層とシリサイド層との位置
ズレがなく、かつ、電極周辺のカバレンジを向上するこ
とを目的とし、 多結晶半導体よりなる抵抗素子と、多結晶半導体層及び
シリサイド層よりなる電極とを形成する工程を有する半
導体装置の製造方法において、下地層の上の電極形成領
域及び該電極形成領域周辺に薄い多結晶半導体膜を形成
し、抵抗素子形成領域及び該抵抗素子形成領域周辺に厚
い多結晶半導体膜を形成する工程と、少なくとも前記電
極形成領域及び電極形成領域周辺に、部分的にシリサイ
ド膜を形成する工程と、前記電極形成領域及び前記抵抗
素子形成領域をマスクにより覆い、該マスクから露出し
た前記多結晶半導体膜、前記シリサイド膜をエッチング
により除去する工程とを含み構成する。 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、より詳しくは
、多結晶半導体膜とシリサイド膜の二層構造よりなる電
極と、半導体膜よりなる抵抗素子を備えた半導体装置の
製造方法に関する。 〔従来の技術〕 ＭＯＳ）ランジスタのゲート電極を多結晶シリコンによ
り形成する場合には、その電極の抵抗を小さくするため
に、多結晶シリコン膜の上にシリサイド膜を形成した構
造がａ案され、また、バイポーラトランジスタのベース
電極にもこのような構造を採ることが将来的に考えられ
る。 （発明が解決しようとする！！Ｉｆ） そして、このような電極と半導体抵抗とを同一基板上に
形成する場合には、電極下１！部となる多結晶シリコン
膜と、抵抗となる多結晶シリコン膜と−を同時に形成し
、これらを同時にバターニングし、ついで、シリサイド
膜を電極の上に形成するこｔが考えられる。 例えば、ＭＯＳ）ランジスタと抵抗とを同一基板上に形
成する場合には、例えば第３図の参考例に示すように、
半導体基板５１の上に形成した選択酸化膜５２の上と、
選択酸化膜５２に囲まれたＭＯＳ）ランジスタ形成領域
Ｘの５１０．１１５３の上に多結晶シリコン膜５４を形
成し、この後に、ゲート電極形成領域Ｙと、選択酸化膜
５２上の抵抗素子形成領域２とをマスク５５で覆い（第
３図（ｊ））、多結晶シリコン１１５４をパターニング
する（同図（ｂ）　）。 次に、バターニングされた各多結晶シリコン膜５４に不
純物を注入した後に、全体にシリサイド膜５６を積層す
る（同図（ｃ）　）。 その後、ゲート電極形成領域Ｙをマスク５７で覆い、つ
いで、マスク５７から露出したシリサイド膜５６をエッ
チングして除去する（同図（ｄ））。 このようにしてパターニングされたゲート電極形成Ｍ域
Ｙ上の多結晶シリコンＮ５４とシリサイド１１５６は、
ゲート電極に使用され、また、抵抗素子形成ｗＩ域２の
多結晶シリコン膜５４は抵抗素子に用いられる。 このような方法によれば、電極及び抵抗に用いる多結晶
シリコン膜５６を形成した後に、これをそのままパター
ニングし、その後に、電極形成領域Ｙにシリサイド膜５
６を形成するようにしているために、電極が厚くなり、
ステップカバレッジが悪くなるといった問題がある。 また、電極形成領域Ｙにおいては、多結晶シリコン膜５
４をバターニングした後に、シリサイドｆｆｓ６をバタ
ーニングするといった２度のパターニングを行っている
ために、素子の微細化がすすむにつれてマスクの位置合
わせが難しくなり、電極を構成する２Ｎの膜５４．５６
にズレが生じ易くなるといった問題が生じる。 本発明は、このような問題に鑑みてなされたものであっ
て、電極を構成する多結晶シリコン層とシリサイド層と
の位置ズレがなく、かつ、電極周辺のカバレンジを向上
することができる半導体装置の製造方法を簀供すること
を目的とする。 〔ｆｆ！題を解決するための手段〕 上記した課題は、多結晶半導体よりなる抵抗素子と、多
結晶半導体層及びシリサイド層よりなる電極とを形成す
る工程を有する半導体装置の製造方法において、下地層
の上の電極形成領域及び該電極形成領域周辺に薄い多結
晶半導体膜を形成し、抵抗素子形成領域及び該抵抗素子
形成領域周辺に厚い多結晶半導体層を形成する工程と、
少なくとも前記電極形成領域及び電極形成領域周辺に、
部分的にシリサイド膜を形成する工程と、前記電極形成
領域及び前記紙抗素子形成ＩＮ域をマスクにより覆い、
該マスクから露出した前記多結晶半導体層、前記シリサ
イド膜をエッチングにより除去する工程とを有すること
を特徴とする半導装置の製造方法により解決する。 〔作　用〕 本発明によれば、下地層の上の電極形成領域及び電極形
成領域周辺には、抵抗素子形成領域及び抵抗素子形成領
域周辺より薄い多結晶半導体膜を形成する。 この後に、多結晶半導体股上の電極形成領域及び電極形
成領域周辺に部分的にシリサイド膜を積層する。 次に、電極形成領域域や素子形成領域をマスクによって
覆い、マスクから露出した多結晶半導体膜及びシリサイ
ド膜をエッチングしている。 したがって、二層構造の電極を薄くすることが可能にな
り、しかも、二層構造の電極のパターンに生じるズレを
なくすことができる。 〔実施例〕 そこで、以下に本発明の実施例を図面に基づいて説明す
る。 （ａ）発明の第ｌ実施例の説明 第１図は、本発明の一実施例を断面で示す工程図であっ
て、図中符号ｌは、表面に酸化１ｉ２を有するＰ型の半
導体基板で、この半導体基板ｌのうち、ＭＯＳ）ランジ
スタ形成頴域Ａの周囲と抵抗素子形成領域Ｂには、膜厚
６０００人程度の酸化Ｗｊ！３が選択酸化法により形成
されている。 この状態において、第１図（ａ）に示すように、ＣＶＤ
法により半導体基板ｌ上に第一の多結晶シリコンＨ４を
１０００人の厚さに形成し、この上に２００人の第一の
Ｓｉ（ｈ膜５を形成し、その後に、ＭＯＳ）ランジスタ
形成領域Ａとその周辺領域を覆うレジストマスク６を形
成する。 次に、レジストマスク６から露出したＳｉＯ□１１５を
反応性イオンエッチングＲＩＥ法によりエッチングし、
ＭＯＳ）ランジスタ領域Ａとその周辺だけにＳｉＯよ膜
５を残存させ、その後にレジストマスク６を除去する（
第１図（ｂ）　）。 そして、第一の多結晶シリコン１１４上に、第二の多結
晶シリコン膜７を２０００人、第二のＳｉｎｇ１１！８
を２００人の厚さに形成し、この状態で、フォトレジス
ト９を塗布し、これを露光、現像することにより、パタ
ーニングされた第一のｓｔｏｇｌ１５を露出させる窓９
ａを設ける（第１図（ｃ））。 そして、窓９ａから露出した第二のＳｉＯ，ｌ１８をフ
ッ素系のガスを使用してＲＩＥ法により除去するととも
に、六フフ化硫黄ガスを用いたＲＩＥ法により第二の多
結晶シリコンＨ４゜をエッチングするが、この場合、第
一のＳｉＯ８Ｍ５は、エッチングストッパーとして作用
し、第一の多結晶シリコンＷｉ４の薄層化を阻止するこ
とになる（第１図（ｄ））。 そして、第一のＳｉＯよＭ５をフッ酸により除去し、こ
の後に、ＣＶＤ法により、全体にタングステンシリサイ
ドＭ１０を２０００人の厚さに形成する。 この状態で、ＭＯＳ）ランジスタ形成領域Ａ及びその周
辺をレジストマスク１１により覆い、祇抗素子形成ｅｌ
ｌ　ｋｉｔ　Ｂ上のタングステンシリサイドＩｌＩＯを
ＲＩＥ法により除去する（第１図（ｅ）　）。 このとき、タングステンシリサイドＢＩＧに対する多結
晶シリコンの選択比がないが、第２のＳｉＯ！膜８がエ
ッチングストッパーとして作用するために、抵抗形成領
域Ｂの多結晶シリコン＠４．７が薄層化することがなく
なる。 この後、全体にｓｔｏ、ｌｌ　１２を２００人程度形成
する。 次に、ＭＯＳ）ランジスタ形成領域Ａに窓１３ａを設け
たレジストマスク１３を形成し、この窓１３ａを通して
タングステンシリサイド膜１０及び第一の多結晶シリコ
ン膜４に、エネルギー７０ｋｅＶ、ドーズ量４Ｘ１０”
／ｃｊで燐イオンを注入する（第１図（ｆ））。 この後に、ＭＯＳ）ランジスタ形成領域Ａ内にあるゲー
ト電極形成領域Ｃと、抵抗素子形成領域Ｂとを覆うレジ
ストマスク１４を形成しく第１図（ｇ））、ＲＩＥ法に
より第一及び第二の多結晶シリコンＨ４。７、タングス
テンシリサイド膜ｌＯをエッチングすると、抵抗素子形
成領域Ｂには厚さ３０００人の多結晶シリコンＨ４，７
が残存し、これが半導体抵抗素子Ｒに使用される。また
、ゲート電極形成領域Ｃには、２０００人のタングステ
ンシリサイド膜１０と１０００人の多結晶シリコン１１
３が残り、これがゲート電極Ｇを構成する（第１図（ｂ
））　。 この後に、抵抗素子形成領域Ｂに残った多結晶シリコン
１５１４．７に硼素イオンをエネルギー３５ｋｅＶ、ド
ーズ量９．０ＸＩＯ”〜３−Ｏｘ１０１Ｓ／　ｃシて注
入する。さらに、ＭＯＳ）ランジスタ形成領域Ａのゲー
ト電極Ｇの両脇に自己整合的に燐イオンを注入する。 この後に、抵抗素子形成領域Ｂの多結晶シリコン１１４
．７及びＭＯＳ）ランジスタ形成領域Ａに注入した不純
物を活性化する（第１ｒｊ４（ｉ））。 このような工程を経て形成するゲート電極Ｇの厚さは３
０００人となり、多結晶シリコンにより形成した抵抗素
子Ｒと同じ厚さとなる。しかも、多結晶シリコン１９４
．７とタングステンシリサイド１２１Ｇとを同時にパタ
ーニングしているために、パターニングされた多結晶シ
リコン膜４にシリサイド［１０を位置合わせして形成す
る必要がなくなり、ズレのない二層構造のゲート電極Ｇ
を形成することができる。 なお、この実施例ては、抵抗素子形成領ＮＩＢに半導体
抵抗素子を形成する場合について説明したが、その領域
に多結晶シリコンよりなる電極を形成する場合にも同様
に適用することができる。 また、本実施例では、タングステンシリサイドＷｌＯを
使用したが、その他のシリサイド、例えばチタンシリサ
イド、タンタルシリサイド等を形成してもよい。 （ｂ）本発明の第２の実施例の説明 第２図は一本発明の第２の実施例を断面で示す工程図で
あって、バイポーラトランジスタと半導伴抵抗とを同一
基板に形成する工程を示している。 第２図中符号２０は、Ｐ型半導体基板２１の表面にＩＮ
Ｎされたエピタキシャル層で、このエピタキシャルＮ２
０のうち、バイポーラトランジスタを形成するｗｉＪ！
ｌｉＤにはＮ型半導体層２２が形成され、また、Ｎ型半
導体層２２の底部には、Ｎ′″型の埋込１１２３が設け
られている。 ２４は、選択酸化法によりエピタキシャルＮ２０の表面
に設けられた酸化膜で、この酸化膜２４は、ベース層形
成領域Ｅを囲む領域及び抵抗素子形成ｆｆＭＦに形成さ
れている。 このような状態で、まず、第一の多結晶シリコン１５１
及び第一のＳｉＯ□膜２６をＣＶＤ法によりそれぞれを
ｏｏｏ人、２００人の厚さに形成する。 この後、第１実施例と同様に、第一のｓｓｏｔｌ！２６
をパターニングし、トランジスタ形成領域り及びその周
辺を除いたｅｌｆ！Ｉにある５１０８腔２６を除去する
（第２図（ａ））。 次に、全体に第二の多結晶シリコン膜２７と第二のＳｉ
ｎ□膜２８をそれぞれ２０００人、２００人の厚さに形
成し、さらに、パターニングされた第一のＳｉＯｚｍ！
　２６を囲む領域に窓２９ａを設けたレジストマスク２
９を形成する（第２図（ｂ）　）　。 そして、第一のｓｔｏ、Ｍ２５をエッチングストッパー
として使用して、第二のＳｉＯｔｊ！２　Ｂ及び第二の
多結晶シリコン膜２７をＲＩＥ法により除去する。この
場合、第二のＳｉｆｔ膜２８のエッチングにはフッ素系
のガスを使用し、第二の多結晶シリコン膜２７には六フ
ッ化硫黄ガスを用いる（第２図（Ｃ）　）　。 この後に、第一のｓｔｏ、Ｉｌ！　２６をフン酸により
除去する。 このようなエッチングを終えた後に、全体にシリサイド
１１３０、第三のｓｔｏ、Ｉｌｉ３１をそれぞれ２００
０人、２００人の厚さに形成し、ついで、抵抗素子形成
領域Ｆ及びその周囲のをａ域を露出させるレジストマス
ク３２を設け（第２図（ｄ））、第２のＳｉＯ□１１！
２Ｂをエッチングストッパーにしてマスク３２から露出
した第三のＳｉＯＪ１３１とシリサイドＭ３ＧをＲＩＥ
法により除去する。この後に、レジストマスク３２を除
去する。 この後に、抵抗素子形成領域Ｆに残った多結晶シリコン
Ｈ２５，２７に、エネルギー３５ｋｅＶ。 ドーズ量９．ＯＸｌＯ３〜３．ＯＸＩＯ”１０１で硼素
イオンを注入する。さらに、ベース層形成領域Ｅのシリ
サイド１１３０及び多結晶シリコン１１２５に、エネル
ギー３５ｋｅＶ、ドーズ量３−ＯＸＩＯＩＳ／ｄで硼素
イオンを注入する。 次に、新たにフォトレジスト３３を塗布し、これを露光
、現像し、ベース層形成領域Ｅ内のエミツタ層形成領域
ＩＩと抵抗素子形成領域Ｆとをフォトレジスト３３によ
り覆う。 そして、ＲＩＥ法により、第三のＳｉＯ□膜３１、第二
及び第三の多結晶シリコン膜２５．２７、シリサイド膜
３０をエッチングすると、ベース層形成領域Ｅには、第
二の多結晶シリコンＭ２７とシリサイド膜３０が残存す
ることになり、これをベース電極３４として使用する。 また、抵抗素子形成領域Ｆには第一及び第二の多結晶シ
リコン膜２５．２７が残存し、これを抵抗素子３５とす
る（第２図（ｅ）　）。 ついで、エミッタ層形成＠に５１１のベース電極３４に
形成された開口部３６からＮ型半導体［１２２にＰ型の
不純物を注入した後、ベース電極３４を絶縁膜３６によ
り一様に覆った後に、開口部３６にサイドウォール３７
を付けたまま、その底にある絶縁膜をエッチング除去し
てＮ型半導体Ｎ２２を露出させる。さらに、エミッタ層
形成領域Ｈの開口部３６にドープトポリシリコンよりな
るエミッタ電極３８を形成する。 なお、サイドウォール３７の形成後、多結晶シリコンで
一様に覆い、この多結晶シリコンをＲＩＥ法によりエッ
チングしてサイドウォール３７の側面に多結晶シリコン
を残存させ、これをマスクにして底にある絶縁膜をエッ
チング除去することにより、Ｎ型半導体Ｎ２２を露出さ
せる開口部をより小さく形成し、その開口部にドープト
多結晶シリコンよりなるエミッタ電極を形成してもよい
。 この後に、不純物を拡散し、Ｎ型半導体Ｎ２２にベース
層３９とエミッタ層４０を形成することになる（第２図
（ｆ））。 このような工程を経て形成するベース電極３４の厚さは
３０００人となり、多結晶シリコンにより形成した半導
体抵抗素子３５と同じ厚さとなる。 しかも、多結晶シリコンＢ２５とタングステンシリサイ
ド１５１３Ｇとを同時にパターニングしているために、
ベース電極３４をズレのない二層構造とすることができ
る。 なお、上記した２つの実施例に、ＭＯＳ）ランジスタの
ゲート電極と抵抗素子、或いは、バイポーラトランジス
タのベース電極と抵抗素子とを形成する場合について説
明したが、その他の電極をポリサイド構造にする場合や
、ポリサイド構造の電極と多結晶シリコンよりなる電極
とを同時に形成する場合に適用できる。 即ち、多結晶シリコン膜を形成した後に、この膜のうち
、ポリサイド構造を形成しようとする領域をＶｊＪＮ化
し、ついで、多結晶シリコン膜だけによって素子や電極
を形成しようとするＩＮ域を除いてシリサイドを積層し
、この後に、電極形成領域や素子形成領域をマスクによ
って覆い、露出した多結晶シリコン及びシリサイド膜を
エッチングし、これにより、二層構造の電極を薄くする
ことが可能になり、しかも、パターニングにズレが生じ
ることがなくなる。 さらに、上記した実施例では、電極や素子の形成にシリ
コンを用いたが、その他の半導体材料を使用することも
できる。 、〔発明の効果〕 以上述べたように本発明によれば、下地層の上の電極形
成領域及び電極形成領域周辺には、抵抗素子形成領域及
び抵抗素子形成領域周辺より薄い多結晶半導体膜を形成
し、この後に、多結晶半導体股上の電極形成領域及び電
極形成領域周辺に部分的にシリサイド膜を積層し、次に
、電極形成領域や素子形成領域をマスクによって覆い、
マスクから露出した多結晶半導体膜及びシリサイド膜を
エッチングするよう′にしたので、二層構造の電極を薄
くすることが可能になり、しかも、二層構造の電極のパ
ターンに生じるズレをなくすことができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を断面で示す工程図、 第２図は、本発明の第２の実施例を断面で示す工程図、 第３図は、参考例を断面で示す工程図である。 （符号の説明） １−・・半導体基板、 ２．３・・・酸化膜、 ４・・・第一の多結晶シリコン膜、 ５・・・第一のＳｉＯｘ股、 ７・・・第二の多結晶シリコン膜、 ８・・・第二のｓ：ｏＪ１１ １０・・・タングステンシリサイド膜、Ｉ２・・−第三
のＳｉＯ□膜、 １４・・・レジストマスク、 Ａ・・・ＭＯＳ）ランジスタ形成領域、Ｂ−・・抵抗素
子形成領域、 Ｃ・・・ゲート電極形成領域、 ２０・・・エピタキシャル層、 ２２・・・Ｎ型半導体層、 ２４−・・酸化膜、 ２５−・・第一の多結晶シリコン膜、 ２６・・・第一の５１０１膜、 ２７・・・第二の多結晶シリコン膜、 ２８・・・第二のＳｉＯＪｌ、 、３０−・・シリサイド膜、 ３１−・・第三のＳｉＯｘ膜、 ３２・・・レジストマスク、 ３３・・・フォトレジスト、 Ｄ・・・バイポーラトランジスタ形成領域、Ｅ・・−ベ
ース層形成領域、 Ｆ・・・抵抗素子形成領域。 出　願　人　　富士通株式会社

Claims (1)

1. 【特許請求の範囲】 　多結晶半導体よりなる抵抗素子と、多結晶半導体層及
   びシリサイド層よりなる電極とを形成する工程を有する
   半導体装置の製造方法において、下地層の上の電極形成
   領域及び該電極形成領域周辺に薄い多結晶半導体膜を形
   成し、抵抗素子形成領域及び該抵抗素子形成領域周辺に
   厚い多結晶半導体膜を形成する工程と、 少なくとも前記電極形成領域及び電極形成領域周辺に、
   部分的にシリサイド膜を形成する工程と、前記電極形成
   領域及び前記抵抗素子形成領域をマスクにより覆い、該
   マスクから露出した前記多結晶半導体膜、前記シリサイ
   ド膜をエッチングにより除去する工程とを有することを
   特徴とする半導体装置の製造方法。