JPH03145821A - コンデンサ形デジタル―アナログ変換器のためのダミー／トリム・デジタル―アナログ変換器 - Google Patents

コンデンサ形デジタル―アナログ変換器のためのダミー／トリム・デジタル―アナログ変換器

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JPH03145821A
JPH03145821A JP2202355A JP20235590A JPH03145821A JP H03145821 A JPH03145821 A JP H03145821A JP 2202355 A JP2202355 A JP 2202355A JP 20235590 A JP20235590 A JP 20235590A JP H03145821 A JPH03145821 A JP H03145821A
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coupled
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voltage
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JP2202355A
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Lewis R Smith
ルイス・アール・スミス
David M Thomas
デービッド・エム・トーマス
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Original Assignee
Burr Brown Corp
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    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1057—Calibration over the full range of the converter, e.g. for correcting differential non-linearity by trimming, i.e. by individually adjusting at least part of the quantisation value generators or stages to their nominal values
    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、コンデンサ形デジタルーアナログ変換器（Ｃ
ＤＡＣ）に関し、より詳細には、ＣＤＡＣ内の容量性素
子の製造上の不完全を補償しまたその中の種々の寄生を
補償するのに用いる補償ＤＡＣに関するものである。
従来技術 ＣＤＡＣはよく知られているものである。当技術の状態
は、−船釣に、本明細書に引眉仕り含める１９７６年１
２月のＩＥＥＥソリッドステート回路ジャーナル（ＩＥ
ＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　−５ｔａｔ
ａ　Ｃ１ｒｃ１＆ｉｔｓ　）のｓｃ−１１巻７７２−７
７９ページに記載のアルバラン（Ａｌｂａｒｒａ％）及
びホツジ（Ｂｏｄｇｅｔｔ）　　による「電荷転送乗算
デジタル−アナログ変換器（Ａ　ｃｈａｒｇｅ−ｔｒａ
ｎｓｆｅｒ　ｔｎｕｌ　−１ｉｐＬｙｉｎｇ　ｄｉｇｉ
ｔａｌ−ｔｏ−ａｎａｌｏｇ　ｃｏｎｖｅｒｔｅｒ）」
に示されている。ＣＤＡＣは、（２進重み付けＲ／’ｚ
Ｒ抵抗性分割器アレイの代わりに）２進的に重み付けし
たプレイのコンデンサを、２進入力信号に応答するビッ
トスイッチ回路と共に使用して、デジタル入力ワードを
対応のアナログ出力信号に変換するようになっている。
ある典型的なＣＤＡＣは、［主ＤＡＣＪ部を備えており
、その各ビットは、当該ビットのコンデンサを精密な基
準電圧に選択的に接続するプルアンプＭＯＳＦＥＴ（金
属酸化物半導体の電界効果トランジスタ）を含んでいる
。各ビットはまた、そのコンデンサの一方の電極を選択
的に接地に接続するプルダウンＭ　Ｏ５ＦＥ　Ｔを含ん
でいる。それぞれのビットの各々のコンデンサの他方の
端子は、第１電荷加算導体に接続している。ＣＤＡＣの
主な商業的用途の１つは、逐次近似アナログ−デジタル
変換器（ＡＤＣ）にある。このようなアナログ−デジタ
ル変換器は、第２の電荷加算導体を含んだ［トリムＣＤ
ＡＣＪを備えている。このトリムＣＤＡＣにおける電圧
分割器回路の抵抗器は一般的に、製造中にレーザ・トリ
ムを行うことにより、主ＣＤＡＣの２進重み付けコンデ
ンサの製造における不正確さに起因した主ＣＤＡＣ（こ
れは、電圧分割器に対応する抵抗器を含んでいない）に
おける微少誤差を補償し、又、ＣＤＡＣの変換動作に先
立ち第１及び第２の電荷加算導体を別の基準電圧に正確
に充電するのに利用する［クランプＪＭＯＳＦＥＴに関
連した種々の寄生容量を補償する、ようにしている。上
記のこの逐次近似ＡＤＣにおいて、主ＣＤＡＣのあるビ
ットの各プルアップ又はプルダウンＭＯＳＦＥＴを作動
すると、トリムＣＤＡＣの対応ビットをも作動し、従っ
て、その対応した電圧分割器回路のレーザ・トリミング
により正確に確立した微量の電荷を、そのトリムＣＤＡ
Ｃの電荷加算導体に導入するようになっている。
主ＤＡＣの２進重み付けコンデンサにおける不整合、／
不正確を均衡させるために、またこれまで良く理解され
ていなかった他の種々の効果を補償するためにも、補償
ＤＡＣを利用してきている。
このような従来のトリムＤＡＣはまた、２つの電荷加算
導体に注入された電荷の不整合を、２つのクランプ用Ｍ
ＯＳＦＥＴをそれぞれオフにすることにより「均衡させ
て消す」という効果をもたらすために用い、これにより
全てのそのような電荷注入がそれら２つの電荷加算導体
及びこれに接続した比較器の詰入力に対して「コモ／モ
ード」となるようにしている。先行技術の補償ＤＡＣは
また、電源から、ビットスイッチ・プルダウン、Ｊｄ　
ＯＳ　Ｆ　Ｅ　Ｔと、逐次近似ＡＤＣの比較器の入力容
量と、及び基板と電荷加算導体との間の寄生容量カップ
リングとを介して高周波ノイズをカップリングするとい
う諸効果を均衡させて消すのに用い、これにより、全て
のそのような寄生高周波ノイズ・カップリングが、２つ
の電荷加算導体並びにこれに接続した比較器入力に対し
て「コモンモード」となるようにしている。
本発明の目的は、ＣＤＡＣを用いるタイプの逐次近似ア
ナログ−デジタル変換器の精度を改善することにある。
本発明の別の目的は、ＣＤＡＣにおける電源不良率を改
善することにあり、より詳細には、このようなＣＤＡＣ
を含む逐次近似ＡＤＣの電源不良率を改善することにあ
る。
本発明の別の目的は、ＣＤＡＣを含むＡＤＣのオフセッ
ト電圧を改善するための回路及び方法を提供することに
ある。
本発明の別の目的は、ＡＤＣ内のＣＤＡＣの電荷加算導
体上の電圧を、変換サイクルに先立ち、正確に均等化す
るための回路及び技術を提供することにある。
要約して述べると、本発明は、その１つの実施例によれ
ば、第１ＣＤＡＣ及び第２ＣＤＡＣを含む逐次近似アナ
ログ−デジタル変換器のオフセット電圧を改善するだめ
の回路及び技術を提供する。
このオフセット電圧の改善は、第１及び第２クランプＦ
ＥＴ（これらＦＥＴの各々は、非直線の寄生容量及び電
圧電流特性を示す）をオンにして、これにより上記第１
及び第２ＣＤＡＣの第１及び第２電荷加算導体をそれぞ
れ基準電圧に充電し、上記第１及び第２クランプＦＥＴ
がオンの間に第１ＣＤＡＣの第１サンプリングＦＥＴを
オンにして、これにより第１ＣＤＡＣの最上位コンデン
サをアナログ入力電圧に充電し、第１及び第２り〉ンプ
ＦＥＴの非直線寄生容量によって生成される寄生電荷注
入電流を、複数のコンデンサと、種々のビットスイッチ
に直列に接続した抵抗器と、及び第１及び第２ＣＤＡＣ
内の寄生ビットスイッチ容量とにそれぞれ流すよう′に
している間に上記第１及び第２クランプＦＥＴをオフに
し、そして、第１サンプリングＦＥＴをオフにする、こ
とにより行なう。第１ＣＤＡＣと第２ＣＤＡＣとの対応
するビットスイッチ回路及び２進重み付けコンデンサは
、互いに正確に整合しである。第１ＣＤＡＣの直列接続
した抵抗器は、第２ＣＤＡＣの対応ビットスイッチ回路
に直列に接続した抵抗性電圧分割器回路の等価抵抗に正
確に整合させである。第１ＣＤＡＣ内にそれら直列接続
抵抗を含み、そしてこれらを第２ＣＤＡＣ内の対応等価
抵抗と整合させることによって、第１及び第２電荷加算
導体の電圧は、第１及び第２クランプＦＥＴの非直線の
寄生容量及び電圧電流特性にも拘らず、第１及び第２ク
ランプＦＥＴのターンオフ遷移時間の終了時において正
確に等しくなるようになる。
好ましい実施例 第１図において、本発明に係る第１の実施例は、逐次近
似ＡＤＣ内のＣＤＡＣ＋を含んでいる。このＣＤＡＣｌ
は、主ＣＤＡＣ２（以後、単に［主ＤＡＣ２Ｊと呼ぶ）
、及び［補償ＪＣＤＡＣ３（以後、単に「補償ＤＡＣ３
Ｊと呼ぶ）を備えており、補償ＤＡＣ３は、複数の２進
重み付けコンデンサ（各ビットに対して１つずつ）を内
蔵しており、これらのコンデンサは複数のビットスイッ
チ回路に結合しており、これらのビットスイッチ回路は
複数のニクロム抵抗器に結合している。そのＩＤＣは、
主ＤＡＣ２の第１電荷加算導体１４に接続した非反転入
力と、第２電荷加算導体１４Ａに接続した反転入力と、
を有する比較器４を備えている。この比較器の出力４７
は、デジタル入力ビットＢｉ、Ｂ２、Ｂ３等を生成する
制御回路（図示せず）に接続していて、これにより種々
のビットスイッチ回路に印加したそのデジタル入力ビッ
トＢｉ、Ｂ２、Ｂ３等の構成として表わされる各逐次近
似を、「受は入れる」べきかあるいは「拒絶」すべきか
を決定するようになっている（当業者には周知である）
。
主ＤＡＣ２は、−Ｖゆ、から＋ＶルＦまでの範囲で変化
するアナログ入力電圧Ｖ工Ｎを印加する入力導体５を含
んでいる。この導体５とＮチャンネルＭＯＳＦＥＴ７の
ドレインとの間には、入力抵抗器即ちソース抵抗６が接
続している。そのＭＯＳＦＥＴ７のソースは、導体１０
によってＮチャンネル・プルアップＭＯＳＦＥＴ１１の
ソースと、Ｎチャンネル・プルダウンＭＯＳＦＥＴ１２
のドレインと、及びＭＳＢ（最上位）コンデンサ１３の
一方の端子に接続している。それらプルアップＭＯＳＦ
ＥＴ１１及びプルダウンＭＯＳＦＥＴ１２は、主ＣＤＡ
Ｃ２の最上位ビットのためのビットスイッチ回路を形成
して（・る。コンデンサ１３の他方の端子は、電荷加算
導体１４に接続している。
サンプリングＭＯＳＦＥＴ７のゲートは、ＳＡＭＰＬＥ
信号導体に接続しており、この導体は、逐次近似、＋Ｄ
Ｃの「サンプル」サイクル中に論理「１」をＭＯＳＦＥ
Ｔ７　のゲートに、そして「変換」サイクル中に「０」
をそのゲートに印加するようになっている。プルアップ
ＭＯＳＦＥＴ１１のドレインは、約２ボルトの基準電圧
ＶＲＥＦを生成する回路に接続している。プルアップＭ
ＯＳＦＥＴ１１のゲートは、上記の制御回路が発生する
デジタルビット信号Ｂ１を受けるように接続している。
プルダウンＭＯＳＦＥＴ１２のゲートは、Ｂ１の論理補
数であるＢ１信号を受けるように接続している。プルダ
ウンＭＯＳＦＥＴ１２のソースは、接地導体１５に接続
している。
同様に、主ＤＡＣの第２最上位ビットは、第２最上位ビ
ット・コンデンサ２４の一方の端子に導体１８によって
ソース又はドレインが接続したプルアップＭＯＳＦＥＴ
１７及びプルダウンＭＯＳＦＥＴ１６を含んでおり、そ
のコンデンサ２４の他方の端子は、電荷加算導体１４に
接続している。
ＭＯＳＦＥＴ１７及び１６のゲートは、ビットスイッチ
信号Ｂ２及びＢ２をそれぞれ受けるように接続している
。ＭＯＳＦＥＴ１７のドレインは、抵抗器１９によって
ＶＲＥＦ　に接続している。プルダウンＭＯＳＦＥＴ１
６のソースは、導体２２によって抵抗器２３の一方の端
子に接続しており、そしてこの抵抗器２３の他方の端子
は、接地導体１５に接続している。第３最上位ビットは
、ビットスイッチ信号Ｂ３及びＢ３をそれぞれ受けるよ
うに接続したゲート電極を有するプルアップＭ　０５　
Ｆ　Ｅ　Ｔ２Ｏ及びプルダウンＭＯＳＦＥＴ２７を含ん
でいる。
ＭＯＳＦＥＴ２７のソースは、導体２２に接続しており
、そのドレインは、導体２８によってプルアンプＭＯＳ
ＦＥＴ２６のソースに接続して℃・る。
ＭＯＳＦＥＴ２６のドレインは、抵抗器３０によってＶ
ＲＫＦに接続している。このパターンは、希望する多く
の追加の逐次的な下位ビットに対して繰り返す。また、
適当なピント群を互いに絶縁又は「セグメント化」する
ためにステップダウン・コンデンサを使用する従来の技
術は、所望に応じて用いることができる。
電荷加算導体１４は、クランプトランジスタ２５のソー
スに接続しており、またこのトランジスタ２５のドレイ
ンは、ＤＣ電圧ＶＣＬＡＭＰに接続しており、そしてこ
のＶ。ＬＡＭＰは、多くの単純な回路の任意のものによ
って発生できるものであり、そして２ポルトの値を有す
るようにできる。このＭＯＳＦＥＴ２５のゲートは、信
号ＣＬＡＭＰをサンプル・サイクル中に受けるように接
続している。
補償ＤＡＣ３は、本質的に主ＤＡＣの一群の連続した最
上位ビットの非常に正確な複製である所望の数のビット
を含んでいる。導体３３は、接地と抵抗器６Ａに接続し
ており、その抵抗器６Ａは、ソース抵抗器６に同等のも
のである。抵抗器６Ａはまた、ＭＯＳＦＥＴ７Ａのドレ
インに接続しており、ＭＯＳＦＥＴ７Ａのゲートは、信
号ＳＡＭＰＬＥを受けるように接続している。（伺、第
１図乃至第３図の対応する素子を指示する際、同一のあ
るいは類似の参照番号を概して用いている。例えば、補
償ＤＡＣ３内の素子が主ＤＡＣ２内の素子に対応してい
る場合、「Ａ」を続けた同一の参照番号を用いてその補
償ＤＡＣ内の素子に言及する。
ＭＯＳＦＥＴ７Ａのソースは、導体１０，４によってプ
ルアップＭＯＳＦＥＴ１１．４のソースと、プルダウン
ＭＯＳＦＥＴ１２Ａのドレインと、及びコンデンサ１３
，４の一方の端子とに接続している。プルアップＭＯＳ
ＦＥＴ１１及び１１．’ｆのチャンネル抵抗は、本質的
に同一である。プルダウンＭＯＳＦＥＴ１２及び１２，
４のチャンネル抵抗も、本質的に同一である。コンデン
サ１３Ａの他方の端子は、導体１４，４によってコンデ
ンサ２４Ａ及び２９Ａの上側端子に、またクランプＭＯ
ＳＦＥＴ４９のソースに接続している。
プルアンプＭＯＳＦＥＴｌＩＡ及びプルダウン、ＭＯＳ
ＦＥＴ１２Ａのゲートは、Ｂ１及びＢ１信号をそれぞれ
受けるように接続している。プルアップＭＯＳＦＥＴ１
１Ａのドレインは接地に接続して（・る。プルダウンＭ
ＯＳＦＥＴ１２Ａのソースも、接地に接続している。Ｍ
ＯＳＦＥＴ７及び７Ａのチャンネル抵抗は、本質的に同
一である。従って、トリムＤＡＣ３のこの最上位ビット
回路構成は、主ＤＡＣ２の最上位ビット回路構成と本質
的に同じである。
補償ＤＡＣ３の第２最上位ビットは、主ＤＡＣ２のプル
アンプＭＯＳＦＥＴ１７及びプルダウンＭＯＳＦＥＴ１
６にそれぞれ寸法及び幾何形状が同じであるプルアップ
ＭＯＳＦＥＴ１７Ａ及びプルダウンＭＯＳＦＥＴ１６Ａ
を含んでいる。ＭＯＳＦＥＴ１７、（及び１６，４のゲ
ートは、ビットスイッチ信号Ｂｌ及びＢｌをそれぞれ受
けるように接続している。プルアンプＭＯＳＦＥＴ１７
Ａのドレインは、抵抗器３８と３９との接合点に接続し
ており、これらの抵抗器３８及び３９は、ＶＲ１！：１
１’と接地との間に接続した電圧分割器を形成している
。導体１８、（は、プルアップ・トランジスタ１７Ａの
ソースと、プルダウン・トランジスタ１６，４のドレイ
ンと及びＣＤＡＣコンデンサ２４Ａの下側端子とに接続
しており、コンデンサ２４Ａの上側端子は、電荷加算導
体１４，４に接続している。
同様に、補償ＤＡＣ３の第３最上位ビットは、ビットス
イッチ信号Ｂ２及びＢ２をそれぞれ受けるように接続し
たゲートを有するプルアップＭＯＳＦＥＴ２５Ａ及びプ
ルダウンＭＯＳＦＥＴ２７Ａを備えている。ＭＯＳＦＥ
Ｔ２６Ａ及び２７Ａは、それぞれＭＯＳＦＥＴ２６及び
２７のチャンネル抵抗に整合したチャンネル抵抗を有し
ている。ＭＯＳＦＥＴ２６Ａのソース及びｋｆＯ５ＦＥ
Ｔ２１Ａのドレインは、導体２８ＡによってＣＤＡＣコ
ンデンサ２９Ａの下側端子に接続しており、コンデンサ
２９Ａの上側端子は電荷加算導体１４Ａに接続している
。
ＭＯＳＦＥＴ２６Ａのドレインは、電圧分割器の抵抗器
４０と４１との間の接合点に接続しており、これらの抵
抗器４０及び４１は、ＶＲＥＦと接地との間に直列に接
続している。プルダウンＭＯＳＦＥＴ１６Ａ及び２７Ａ
のソースは、導体２２Ａによって電圧分割器の抵抗器４
２と４３との間の接合点に接続しており、これらの抵抗
器４２及び４３はＶＲ１！Ｆと接地との間に接続してい
る。
電荷加算導体１４Ａは、クランプＭＯＳＦＥＴ４９のソ
ースに接続しており、ＭＯＳＦＥＴ４９のゲートは、信
号ＣＬＡＭＰを受けるように接続しており、ＭＯＳＦＥ
Ｔ４９の、ドレインはＶｃＬＡＭＰに接続している。
この補償（又はトリム）ＤＡＣ内の諸プルアップＭＯＳ
ＦＥＴのドレインにまたその中の諸プルダウンＭＯＳＦ
ＥＴのソースに接続している抵抗性電圧分割器は、大き
な電圧分割比を提供することが知られており、この分割
比は、主ＤＡｃ２内の２進重み付けコンデンサの間の比
における不整合を補償するために、微小のレーザ・トリ
ム可能な蓋の電荷を対応の２進重み付けコンデンサを通
して電荷加算導体１４Ａに注入することのできるように
するものである。
第１図に示した本発明のこの実施例においては、補償Ｄ
ＡＣ３は実際には、プルアップＭＯＳＦＥＴのドレイン
に接続した電圧分割器回路を除いて、主ＤＡＣ２の最上
位６ピツトスイツチ回路にそれぞれ類似した６ビットス
イッチ回路を備えている。
ＣＤＡＣコンデンサ１３．２４．２９は、６％Ｃ／２、
Ｃ／４・・・・・・の値を有するように２進的に重み付
けしてあり、ここでＣは約２０ピコフアラドである。コ
ンテンツ１３４，２４Ａ、２９Ａ、等は、コンデンサ１
３．２４．２９、等とそれぞれ同じである。ニクロム抵
抗器１９の抵抗値は、ニクロム抵抗器３８及び３９の並
列等価抵抗値に等しくなっている。（勿論、ニクロムの
代わりに、シフロム（ｓｉｃｈｒｏｍａ　）又は窒化メ
ンタル等の他の薄膜抵抗材料を用いることができる）。
抵抗器３０の抵抗値は、抵抗器、４０及び４１の並列等
価抵抗値と等しくなるように設定している。抵抗器２３
の抵抗値は、並列抵抗器４２及び４３の抵抗値と等しく
なるように設定し、そして追加の逐次的な下位のビット
に対しても以下同様である。抵抗器１９及び３０の典型
的な値は、０．９６キロオームである。抵抗器２３は、
０．９６キロオームとすることができる。抵抗器６及び
６Ａは、１キロオームにできる。また、抵抗器３８及び
３９はそれぞれ２５キロオーム及び１キロオームにする
ことができる。
主ＤＣＡ　２の最下位コンデンサの容量に等しい容量Ｃ
ＴＥＲＭを有する終端コンデ／す４５は、電荷加算導体
１４と接地との間に接続している。同等の終端コンデン
サ４５Ａが電荷加算導体１４Ａと接地との間に接続して
いる。
第１図及び第４図の逐次近似アナログ−デジタル変換器
におけるＣＤＡＣの基本的動作は周知であり、従って説
明しない。
本発明によると、ビットスイッチのプルアップＭＯＳＦ
ＥＴ　　及びプルダウンＭＯＳＦＥＴのゲートを駆動す
る回路は、高周波電源ノイズをビットスイッチのプルア
ップ及びプルダウンＭＯＳＦＥＴのゲート容量を通して
２つの電荷加算導体１４及び１４Ａに結合することによ
り、しばしば電荷加算導体電圧に好ましくない変化をも
たらすことが判った。変換サイクル中に電源Ｖｓ導体に
生じる高周波ノイズ「グリッチ」は、このようなノイズ
・グリッチをここで記述したタイプの精密な均衡化によ
り比較器４０両入力に対して「コモンモード」としない
場合には、比較器４が正しくない「ビット決定」とする
、という結果をもたらし得るものである。
より重要なことに、本発明により判ったことは、その同
じサイクルの終了部分中に電荷加算導体１４及び１４，
４の電圧に誤差が生じ、しかもこのような誤差が、主Ｄ
ＡＣ’ｌのトリム抵抗器（ｃ７，２６、及び２３等）と
これと対応する補償ＤＡＣ３のトリム抵抗器（ｃ７，４
，２６，ｆ、及び２３，４等）のトリム抵抗器との整合
の正確さに、これまで予想していたよりも太き（依存す
ることである。
このような結果が生じる理由は、よく判ってはいない。
しかしながら、高容蓋導体を駆動するＭＯＳＦＥＴのタ
ーンオフは非常に複雑であることが知られている。もし
クランプＭＯＳＦＥＴ２５及び４９が正確に整合してお
り、しかも１３及び１３／Ｉ等０主ＤＡＣ及び補償ＤＡ
Ｃの対応するコンデンサが正確に整合している場合には
、例えば５ナノ秒の５ボルト・ターンオフ遷移時間をも
つ信号ＣＬＡＭＰによりクランプＭＯＳＦＥＴ２５及び
４９１’）ターンオフすると、電荷加算導体１４及び１
４Ａ上の電圧を十分に均等化するという結果をもたらす
であろう、と考えられていた。２進重み付けコンデンサ
１３．２４等並びに１３Ａ、２４Ａ等に直列に接続した
抵抗器の不整合が、電荷加算導体１４及び１４Ａのその
電圧の整合の正確さに有意なほど影響をもたらす、とは
認識されていなかった。
換言すると、第４図の先行技術の回路において、クラン
プＭＯＳＦＥＴ２５及び４９が整合しており、しかもコ
ンデンサ１３．２４．２９等がコンデンサ１３Ａ、２４
Ａ、２９Ａ等にそれぞれ整合している場合、クランプＭ
ＯＳＦＥＴ２５及び４９が変換サイクルの開始の前に完
全にオフになると、電荷加算導体１４及び１４，４は十
分等しい電圧にあるであろう、と予想されていた。
本発明によれば、第４図の補償ＤＡＣ３内の３８．３９
及び４０．４１等のトリム抵抗電圧分割器の等価抵抗値
と整合するために、第１図の主ＤＡＣ内に１９及び３０
等の抵抗器（第４図の先行技術の１）ＡＣＶＣはない）
を１７及び２６等のプルアップＭＯＳＦＥＴ全てのドレ
イ／に直列に挿入することが必要である、ということが
判った。同様に、補償ＤＡＣ３における電圧分割器４２
．４３０等価並列抵抗値と整合するために、第１図の２
３等の抵抗器（第４図の先行技術の回路にはない）を第
１図の主ＤＡＣＺ内の１６及び２７等のプルダウンＭＯ
ＳＦＥＴのソースに直列に挿入することが必要であるこ
とが判った。
第３図において、凹線７０は、−及びＶ１４Ａの２つの
密接に整合した曲線を示しており、これらはコンデンサ
１３．２４．４９、及び４５を２０．１０．５、及び２
５ピコフアラドにそれぞれ等しくし、またコンデンサ１
３Ａ、２４Ａ、２９Ａ。
及び４５Ａをそれらとそれぞれ同じ値にした状態で、第
１図に示した回路に対し周知の回路シミュレーション会
プログラムＰＳＰＩＣＥび発生しだも　′のである。こ
の場合、主ＤＡＣ２のコンデンサの各々に直列の抵抗器
は、補償ＤＡＣ３の対応のコンデンサに直列に接続した
電圧分割器回路の抵抗値に正確に整合しており、従って
、クランプＭＯＳＦＥＴは、明らかＩＣＶ＋４及び’＋
４Ａを正確に同一の電圧に充電される。
しかしながら、コンデンサー３と直列の抵抗を実質的に
ゼロに等しくし、且つコンデンサー３，４と直列の抵抗
を実質的により高くなるように、例えば１５キロオーム
にした場合、その時の第３図の波形８０は、４４が急速
に電圧レベル７５まで充電され、またＶ１４Ａがそれよ
り実質的に高い電圧レベル７４までゆつく９と充電され
ること、を示している。
第１図のコンデンサ２４に直列の抵抗（即ち、抵抗器！
９）を１キロオームにし、そしてコンデ／す２４Ａに直
列の抵抗を１オームにした場合、その時の第３図の曲線
８１は、Ｖ１４がレベル７７に充電され、Ｖ□Ａがそれ
より実質的に高い電圧レベル７６に充電されること、を
示している。
これらの結果を工よく理解できないが、本発明に係る集
積回路実施例の回路性能は、第３図に示した結果が非常
に正確であることを示している（ＰＳＰＩＣＥＶｃ用い
られてい’：ｌ＞−ＭＯＳＦＥＴの数学的モデルが好ま
しい正確さでもっであるＭＯＳＦＥＴの種々の寄生容量
を模するものではないことは知られているが）。
従って、第１図のＣＤＡＣは、幾つかの重要な点におい
て第４図の先行技術のＣＤＡＣと異なるものである。先
ず、第４図の先行技術のＣＤＡＣにおいては、１９．３
０、及び２３等の抵抗器が無（ａまた補償ＤＡＣ３内の
任意の抵抗器に整合する主ＤＡＣＺ内の抵抗器も無い。
更に、ソース抵抗器６、Ｇ工、第４図の先行技術回路の
補償ＤＡＣ３には無い。本発明によると、これらの特徴
は％　１２ビット逐次近似Ａ　Ｉ）　Ｃの満足な電源不
良率並びにその満足な絶対オフセット電圧であると考え
られろものを達成するためには、第１図の実施例に必要
であると判った。詳細には、第１図に概略的に示した回
路構成を実施した結果、オフセット電圧電源不良率が、
通常の電源変動（例えば、５パーセント）に対し、少な
（ともｌ有意ビットから１有意ビットの−まで改善した
。絶対オフセット電圧も、有意に改善した。電源不良率
も有意に改善した。
第１図のＣ’ＤＡＣはまた、本図の補償ＤＡＣ３の第２
最上位ビットスイッチ回路において、プルアンプＭＯＳ
ＦＥＴ　１７Ａのゲートが信号Ｂ２ではな（信号Ｂｌを
受け、プルダウ／、’ｄＯ５ＦＥＴ１６Ａので、第３図
の特定のＣＤＡＣＩＡと異なっている。
第１図の第３最上位ビットにおいては、信号Ｂ３ではな
く信号Ｂ２を、プルアップＭＯＳＦＥＴ２６Ａのゲート
電極に印加するようにしである。同様に、Ｂ３ではな（
ｃ３２を、第１図のプルダウンＭＯＳＦＥＴ２７Ａのゲ
ート電極に印加している。ここで銘記すべきことは、上
記のこのシフト技法を第１図のように用いると、補償Ｄ
ＡＣ３の最上位ビットに対しては電圧分割器用トリム抵
抗器が不要となる。従って、主ＤＡＣ２の最上位ビット
におけるプルアップ・トランジスタあるい（まプルダウ
ン・トランジスタのどちらにも、直列にトリム抵抗器が
必要でない。この技法は、従来周知である。
主ＤＡＣ２のより上位のビットにおける誤差を補償又は
均衡化するためにデジタルビット・スイッチ信号Ｂｉ、
Ｂｉ、Ｂ２、Ｂ２等を補償ＤＡＣ３の下位ビットに「シ
フト」するこの周知の技法によって、２つの顕著な利点
が生ずる。１つの利点は、この技法によつ二主ＤＡＣ’
ｊ：及び補償ＤＡＣ３における対応するトリム抵抗器の
正確な整合が、よりクリティカルでな（なることである
。他の理由は、この技法により補償１）ＡＣ３の最上位
ビットが他の用途に使用できるよう「自由になる」こと
であり、これら用途の１つは、生成するアナログ出力信
号の「中間スケール」値７を確立して、より大きなアナ
ログ入力電圧範囲及び改善した信号対雑音比を可能にす
る「バイポーラ・オフセット」を提供するようにするも
のである。
第２図において、概して第２Ａ図に示す構成を有した主
ＤＡＣ２は、電荷加算導体１４に接続している。容量Ｃ
ｘ　を有するステップダウン・コンデンサ５２は、電荷
加算導体１４と電荷加算導体６８との間に接続している
。（Ｃｘは、ＣＤＡＣに用いている、「単位コンデンサ
」と呼ぶ最小の２進重み付けコンデンサのものに等しい
値を有しており、そして全てのより大きな２進重み付け
コンデンサは、この単位コンデンサの並列接続から形成
する）。ブロック２Ｂは、第２Ｂ図に示す構成を有した
トリムＣＤＡＣを含むようにすることができる。あるい
はこの代わりに、ブロック２Ａは、例えば、主１）ＡＣ
２Ａの６つの最上位ビットを含むようにすることができ
る。ブロック２Ｂは、ブロック２Ａにおける回路と同一
の回路を含むようにでき、この場合ソース抵抗器及びサ
ンプルＭＯ５１よ ＦＥＴ？省く。このとき、ブロック２は、主ＤＡＣ０６
つの最下位ビット、（ＬＳＢ）を表わすことになる。（
この場合、「主ＣＤＡＣＪ全体は、ブロック２Ａにおけ
る諸ＭＳＥ、電荷加算導体１４、ステップダウン・コン
デンサ５２、電荷加算導体６８、及びブロック２Ｂにお
ける諸ＬＳＢを含むことになる。） 電荷加算導体１４，４は、［ダミーＪＣＤＡＣ３Ａに接
続しており、このＣＤＡＣ３Ａは、その入力端子が接地
又は他の過当な安定した低インピーダンスで低ノイズの
基準電圧源、例えば’ｎＲＰ　に接続している点、並び
に各々のドレインか対応する抵抗性電圧分割器に接続し
ていてその分割器の抵抗器が”ＲＥＦと接地との間に直
列に接続している点を除いて、主ＣＤＡＣ２Ａに実質的
に同一であり、プルアップＭＯＳＦＥＴのブロック３Ｂ
のトリエＣＤＡＣは％Ｃ″Ｘに等しい容量Ｃｙを有する
ステップダウン・コンデンサ５３が接続した電荷加算導
体６８Ａを有している。ブロック３ＢのトリムＣＤＡＣ
の３個のピッＨＸ、第２Ｂ図に示しである。
ブロック３Ｂに含まれたちのＣＤＡＣは、ダミーＤＡＣ
の一群のＭＳＢを含むことができ、そのダミーＤＡＣの
諸ＭＳＢはブロック３Ａの諸ＭＳＨに実質的に同じであ
る。小さなステップダウン・コンデンサ値Ｃｘ及びＣｙ
を用いた場合、第２Ｂ図に示した電圧分割器は、第２Ａ
図の主ＤＡＣ回路内の抵抗器の不在が問題となる程の電
荷注入不均衡を生じろことがない程、電荷加算導体１４
，４から絶縁されている。第２図に示した「ＬＳＢｌ）
ＡＣ」及びトリムＤＡＣは、所望の場合、ステップダウ
ン・コンデンサなしに電荷加算導体１４又は１４Ａに接
続するようにできるが、このようにした時、トリム抵抗
器は上記のように整合することが必要となる。
ダミーＣＤＡＣ３Ａの機能は、ブロック２Ａの主ＣＤＡ
Ｃが電荷加算導体１４に与えるのと全く正確に同じ寄生
容量を、電荷加算導体１４，４に与えることである。こ
れは、クランプＭＯＳＦＥＴのターンオフの終りにおい
て正確に等しい電圧を電荷加算導体１４及び１４．（に
与えるという目的が、確実に達成されるよう支援する。
別個のトリムＣＤＡＣの機能は電荷加算導体１４又は電
荷加算導体１４Ａに直接接続しているか否かを問わず、
またステップダウン・コンデンサによって電荷加算導体
１４又は１４，４に間接的に結合しているか否かを問わ
ず、電荷加算導体１４又は１４Ａ（これに主ＤＡＣにお
ける種々の２進重み付けコンデ／すの互いの比における
如何なる不整合をも補償するためにそのトリムＩ）ＡＣ
が結合している）に注入される微量の電荷を調節するこ
とにある。このような調節は、そのトリム１）ＡＣの種
々のビットの電圧分割器用トリム抵抗器の少なくとも１
つのレーザトリミングによって達成できる。
第２図、第２Ａ図、及び２Ｂ図に示した本発明の実施例
は、別々の「ダミーＪ　ＣＤＡＣ３Ａ及び「トリムＪ　
ＣＤＡＣ３Ｂを設けることにより、第参１１図の実施例
を第４図に示した先行技術から更に区別できるものとし
ている。ダミーＣＤＡＣ３Ａは、主ＣＤＡＣ２Ａの予め
選定した数即ち６つの最上位ビットから成っている。ダ
ミーＣＤＡＣ３Ａのこれらビットは、好ましくは主ＣＤ
ＡＣ２Ａのそれら最上位ビットの十分に正確なレプリカ
となっており、これによりクランプ争トランジスタ２５
及び４９のゲート及びソースのスイッチング寄生容量を
均等にして、これら容量及び比較器４０入力端子に関連
する他の容量の効果、並びによく判っていない（従って
正確に数学的に模することが困難である）他の寄生効果
が、全て補償されるようにしている。
ここで銘記すべきことは、上記の従来のステップダウン
・コンデンサの技法によって達成される十分に高度な「
セグメンテーション」を用いてトリムＤＡＣを電荷加算
導体１４，４（又は１４）に結合する場合、そのトリム
ＤＡＣのチャンネル抵抗及び寄生容量は非有意となり従
って無視することができることである。しかしながら、
そのトリムＤＡＣが電荷加算導体１４又は１４Ａの一方
に直接接続されているかあるいを工そのセグメンテーシ
ョン比率が小さすぎる故にトリムＤＡＣの寄生容量効果
が有意である場合、このトリムＤＡＣに本質的に同一の
「ダミー・トリムＤＡＣＪを、他方の電荷加算導体に同
様な方法（即ち、直接あるいは同等のステップダウン・
コンデンサによって）で結合する必要がある。そうした
時、第１図の実施例に優る精度改善が達成できる。
以上に本発明についてその種々の特定の実施例にて説明
したが、当業者であれば、本発明の真の精神及び範囲か
らはずれずに、その記述実施例に対し種々の変更を成す
ことができる。
【図面の簡単な説明】
第１図は、本発明の好ましい実施例の回路図。 第２図は、将来に本発明を実施する最上モードとなり得
る本発明の代替実施例のブロック図。 第２Ａ図は、第２図のブロック２Ｂの回路図。 第２Ｂ図は、第２図のブロック３Ｂの回路図。 第３図は、電荷加算導体上の電圧の波形を含む図。 第４図は、最も近い従来技術の回路図。 ｌ・・・ＣＤＡＣ％　　　　２・・・主ＣＤＡＣ。 ３・・・補償ＣＤＡＣ４・・・比較器、５・・・入力導
体、　　　　６・・・ソース抵抗、７．７Ａ・・・サン
プリングＭＯＳＦＥＴ、１１．１１，４．１７．１７，
４．２６．２６Ａ・・・プルアンプＭＯＳＦＥＴ、１２
．１２Ａ、１６．１６Ａ。 ２７．２７Ａ・・・プルダウンＭＯＳＦＥＴ、１３．１
３，４・・・最上位ビット・コンデンサ、１４．１４，
４・・・電荷加算導体、１９．３０・・・抵抗器、２５
．４９・・・クランプＭＯＳＦＥＴ。 ２４．２４Ａ・・・第２最上位ビット・コンデンサ、２
９．２９Ａ・・・第３最上位ビット・コンデンサ、３８
と３９．４０と４１．４２と４３・・・電圧分割器、４
５．４５Ａ・・・終端コンデンサ、 ５２．５３・・・ステップダウン・コンデンサ。 Ｆｒ１５．、Ｅ！ １．９９２ＶＪ

Claims (1)

  1. 【特許請求の範囲】 １、第１ＣＤＡＣ及び第２ＣＤＡＣを含むアナログ−デ
    ジタル変換器のオフセット電圧を改善する方法であつて
    、 （ａ）前記第１ＣＤＡＣ内の第１電荷加算導体を第１基
    準電圧に充電するため第１ＦＥＴをオンにし、且つ前記
    第２ＣＤＡＣ内の第２電荷加算導体を前記第１基準電圧
    に充電するため第２ＦＥＴをオンにする段階、 （ｂ）前記第１及び第２ＦＥＴがオンである間に前記第
    １ＣＤＡＣ内の第１サンプリングＦＥＴをオンにして、
    前記第１ＣＤＡＣ内の最上位コンデンサを前記第１サン
    プリングＦＥＴを通してアナログ入力電圧に充電する段
    階、 （ｃ）前記第１及び第２ＦＥＴをあるターンオフ遷移時
    間を有する制御信号によつてオフにする段階であつて、
    前記第１及び第２ＦＥＴがそれぞれ、実質的に非直線の
    寄生容量及び実質的に非直線の電圧電流特性を示す、前
    記の段階、 （ｄ）段階（ｃ）の間に、 ｉ、前記の非直線寄生容量及び非直線電圧電流特性の結
    果として前記第１ＦＥＴのターンオフによつて生成され
    る寄生電流を、前記第１ＣＤＡＣ内の複数のコンデンサ
    を通して、前記第１ＣＤＡＣ内の複数のビットスイッチ
    回路の複数の寄生容量を通して、前記第１ＣＤＡＣの前
    記ビットスイッチに直列に接続した複数の抵抗器を通し
    て、それぞれ流し、 ｉｉ、（ｉ）と同時に、前記の非直線寄生容量及び非直
    線電圧電流特性の結果として前記第２ＦＥＴのターンオ
    フによつて生成される寄生電流を、前記第２ＣＤＡＣ内
    の複数のコンデンサを通して、前記第２ＣＤＡＣ内の複
    数のビットスイッチ回路の複数の寄生容量を通して、前
    記第２ＣＤＡＣの前記ビットスイッチにそれぞれ直列に
    接続した複数の抵抗性電圧分割器と、整合した前記第１
    及び第２ＣＤＡＣの前記の対応するビットスイッチ回路
    の対応のチャンネル抵抗と、整合した前記第１及び第２
    ＣＤＡＣの前記の２進重み付けコンデンサと、及び抵抗
    性電圧分割器回路の前記等価回路に整合した前記第１Ｃ
    ＤＡＣの前記抵抗器との等価抵抗を通して、流し、これ
    により前記第１及び第２ＦＥＴの前記の非直線寄生容量
    及び非直線電圧電流特性に拘らず、前記制御信号のター
    ンオフ遷移時間の終了時に前記第１及び第２電荷加算導
    体の電圧が実質的に等しくなるようにする段階、及び （ｅ）前記第１サンプリングＦＥＴをオフにする段階、 から成つている方法。 ２、請求項１記載の方法において、前記第１及び第２Ｆ
    ＥＴ並びに前記第１及び第２サンプリングＦＥＴがＭＯ
    ＳＦＥＴであり、前記の方法が、最上位ビット・デジタ
    ル信号及びその論理補数信号を、前記第１ＣＤＡＣの最
    上位ビットスイッチ回路に、且つ前記第２ＣＤＡＣの最
    上位ビットスイッチ並びに前記第２ＣＤＡＣの下位のビ
    ットスイッチ回路に適用する段階、 第２最上位ビット・デジタル信号及びその論理補数信号
    を、前記第１ＣＤＡＣの第２最上位ビットスイッチ回路
    に、且つ前記第２ＣＤＡＣの下位のビットスイッチ回路
    に適用する段階、 を含むこと、を特徴とする方法。 ３、請求項１記載の方法において、前記最上位ビット・
    デジタル信号の前記第２最上位ビット・デジタル信号、
    及び前記の論理補数信号各々における高周波ノイズに応
    答して生成しそして前記第１及び第２ＣＤＡＣの前記ビ
    ットスイッチ回路の前記寄生容量をそれぞれ流れる対応
    の寄生電流を、互いに等しくし、これによりその対応の
    寄生電流によつて前記第１及び第２電荷加算導体に生成
    する寄生電圧変化を互いに等しくする段階、を含むこと
    を特徴とする方法。 ４、請求項１記載の方法において、前記第１ＣＤＡＣの
    前記コンデンサがそれぞれ２進重み付けされており、前
    記の方法が、種々の電圧分割器回路をレーザ・トリミン
    グして、前記第１ＣＤＡＣの種々のコンデンサの間の比
    率不整合を補償するのに十分な電荷を、前記第２ＣＤＡ
    Ｃの前記ビットスイッチ回路が前記第２電荷加算導体に
    注入するようにあるいはこの導体から注出するようにさ
    せる段階、を含むことを特徴とする方法。 ５、請求項１記載の方法において、前記第１サンプリン
    グＦＥＴが第１サンプリングＭＯＳＦＥＴであり、前記
    段階（ｂ）が、前記第１ＣＤＡＣの最上位コンデンサを
    前記第１サンプリングＭＯＳＦＥＴ及びソース抵抗を通
    してアナログ入力電圧に充電させる段階を含み、また前
    記段階（ｂ）が、前記第１及び第２ＦＥＴがオンの間に
    前記第２ＣＤＡＣ内の第２サンプリングＭＯＳＦＥＴを
    オンにし、そして前記第２ＣＤＡＣの最上位コンデンサ
    を前記第２サンプリングＭＯＳＦＥＴ及びダミー・ソー
    ス抵抗を通して接地電圧に充電する段階を含み、前記ダ
    ミー・ソース抵抗が前記ソース抵抗に整合していること
    、を特徴とする方法。 ６、逐次近似アナログ−デジタル変換器において、ＣＤ
    ＡＣ回路が、 （ａ）第１ＣＤＡＣであつて、 ｉ、第１電荷加算導体、 ｉｉ、各々が前記第１電荷加算導体に結合した第１端子
    を有する第１群の２進重み付けコンデンサ、 ｉｉｉ、各々が前記第１群コンデンサの対応のコンデン
    サの第２端子に結合した出力を含んだ第１群のビットス
    イッチ回路であつて、各ビットスイッチ回路が、対応の
    デジタル入力ビット信号を受けるように結合したゲート
    と、第１抵抗器によつて第１基準電圧に結合したドレイ
    ンと、及び当該ビットスイッチ回路の前記出力に結合し
    たソースとを有するプルアップＦＥＴを含んでおり、ま
    た各ビットスイッチ回路が、前記デジタル入力ビット信
    号の補数を受けるように結合したゲートと、第２抵抗器
    によつて第２基準電圧に結合したソースと、及び当該ビ
    ットスイッチ回路の前記出力に結合したドレインとを有
    するプルダウンＦＥＴを含んでいる、前記の第１群のビ
    ットスイッチ回路、を含んだ第１ＣＤＡＣと、 （ｂ）第２ＣＤＡＣであって、 ｉ、第２電荷加算導体、 ｉｉ、各々が前記第２電荷加算導体に結合した第１端子
    を有する第２群の２進重み付けコンデンサ、 ｉｉｉ、各々が前記第２群のコンデンサの対応のコンデ
    ンサの第２端子に結合した出力を含んだ第２群のビット
    スイッチ回路であつて、各ビットスイッチ回路が、対応
    のデジタル入力ビット信号を受けるように結合したゲー
    トと、当該ビットスイッチ回路の出力に結合したソース
    を有するプルアップＦＥＴを含んでおり、また各ビット
    スイッチ回路が、前記デジタル入力ビット信号の補数を
    受けるように結合したゲートと、第１抵抗器によつて前
    記第２基準電圧に結合したソースと、及び当該ビットス
    イッチ回路の前記出力に結合したドレインとを有するプ
    ルダウンＦＥＴを含み、各ビットスイッチ回路が、前記
    第１基準電圧と当該ビットスイッチ回路の前記プルアッ
    プＦＥＴのドレインとの間に結合した第２抵抗器と及び
    当該ビットスイッチ回路の前記プルアップＦＥＴのドレ
    インと前記第２基準電圧導体との間に結合した第３抵抗
    器とを含むトリム可能抵抗性電圧分割器回路を含んでい
    る、前記の第２群のビットスイッチ回路、を含んだ第２
    ＣＤＡＣと、 を組み合わせて含み、 前記第１群のコンデンサの各々が前記第２群のコンデン
    サの対応のコンデンサに整合しており、前記第１群の内
    の各ビットスイッチ回路の前記第１抵抗器の抵抗値が前
    記第２群の内の対応のビットスイッチ回路の前記電圧分
    割器の前記第２及び第３抵抗器の等価抵抗値に等しいこ
    と、を特徴とする逐次近似アナログ−デジタル変換器。 ７、逐次近似アナログ−デジタル変換器において、ＣＤ
    ＡＣ回路が、 （ａ）主ＣＤＡＣであつて、 第１電荷加算導体、及びクランプ電圧と前記第１電荷加
    算導体との間に結合した第１クランプＦＥＴ、 前記第１電荷加算導体に結合した第１群の２進重み付け
    コンデンサ、 該第１群のコンデンサにそれぞれ結合した第１群のビッ
    トスイッチ回路、 該第１群のビットスイッチ回路にそれぞれ結合した第１
    群の抵抗器、 前記アナログ−デジタル変換器の変換サイクル中に、前
    記第１群のビットスイッチ回路が前記第１群のコンデン
    サを前記第１群の抵抗器にそれぞれ直列に電気的に結合
    するようになつており、前記アナログ−デジタル変換器
    のサンプル・サイクル中に、アナログ入力電圧をソース
    抵抗を通して最上位２進重み付けコンデンサに結合する
    サンプリングスイッチ、 を含んだ主ＣＤＡＣと、 （ｂ）補償ＣＤＡＣであつて、 第２電荷加算導体、及び前記クランプ電圧と前記第２電
    荷加算導体との間に結合した第２クランプＦＥＴ、 前記第２電荷加算導体に結合した第２群の２進重み付け
    コンデンサ、 該第２群のコンデンサにそれぞれ結合した第２群のビッ
    トスイッチ回路、 前記第２群のビットスイッチ回路にそれぞれ結合した１
    群の抵抗性電圧分割器であつて、前記第２群のビットス
    イッチが、変換サイクル中に、前記第２群のコンデンサ
    を前記抵抗性電圧分割器にそれぞれ直列に電気的に結合
    する、前記の１群の抵抗性電圧分割器、 前記サンプルサイクル中に、ソーストリム抵抗器を前記
    第２群の内の最上位コンデンサに直列に結合するサンプ
    リングスイッチ、 を含んだ補償ＣＤＡＣと、 を組み合わせて含み、 これにより、前記第１及び第２クランプＦＥＴの非直線
    のゲート容量及び電圧電流特性にも拘らず、前記第１及
    び第２クランプＦＥＴをオフにした後前記第１及び第２
    電荷加算導体の電圧が等しくなるようにした、逐次近似
    アナログ−デジタル変換器。 ８、逐次近似アナログ−デジタル変換器において、ＣＤ
    ＡＣが、 （ａ）主ＣＤＡＣであつて、 第１電荷加算導体、及びクランプ電圧と前記第１電荷加
    算導体との間に結合した第１クランプＦＥＴ、 前記第１電荷加算導体に結合した第１群の２進重み付け
    コンデンサ、 該第１群のコンデンサにそれぞれ結合した第１群のビッ
    トスイッチ回路であつて、前記アナログ−デジタル変換
    器の変換サイクル中に、前記第１群のコンデンサを２つ
    の電圧レベルの内のどちらか一方にそれぞれ電気的に結
    合する、前記の第１群のビットスイッチ回路、 前記アナログ−デジタル変換器のサンプルサイクル中に
    、アナログ入力電圧をソース抵抗を通して最上位２進重
    み付けコンデンサに結合するサンプリングスイッチ、 を含んだ主ＣＤＡＣと、 （ｂ）ダミーＣＤＡＣであつて、 第２電荷加算導体、及び前記クランプ電圧と前記第２電
    荷加算導体との間に結合した第２クランプＦＥＴ、 前記第２電荷加算導体に結合した第２群の２進重み付け
    コンデンサ、 該第２群のコンデンサにそれぞれ結合した第２群のビッ
    トスイッチ回路であつて、前記コンデンサを固定の基準
    電圧にそれぞれ電気的に結合する、前記の第２群のビッ
    トスイッチ回路、 前記サンプルサイクル中に、前記接地電圧を整合したソ
    ース抵抗を通して前記第２群の内の最上位コンデンサに
    結合するサンプリングスイッチ、を含んだダミーＣＤＡ
    Ｃと、 （ｃ）トリムＣＤＡＣであつて、 第３群の２進重み付けコンデンサ、及び該第３群の２進
    重み付けコンデンサを前記第１及び第２電荷加算導体の
    １方に結合する結合手段、 前記第３群のコンデンサにそれぞれ結合した第３群のビ
    ットスイッチ回路、 前記第３群のビットスイッチ回路にそれぞれ結合した１
    群の抵抗性電圧分割器であつて、変換サイクル中に前記
    第３群のコンデンサを、前記抵抗性電圧分割器にそれぞ
    れ直列に電気的に結合する、前記の１群の抵抗性電圧分
    割器、 を含んだトリムＣＤＡＣと、 を組み合わせて含み、 これにより、前記第１及び第２クランプＦＥＴの非直線
    のゲート容量及び電圧電流特性にも拘らず、前記第１及
    び第２クランプＦＥＴをオフにした後前記第１及び第２
    電荷加算導体の電圧が実質的に等しくなり、且つ前記第
    １群の連続したコンデンサ間の比率の不整合を、前記ト
    リムＣＤＡＣが結合した前記第１及び第２電荷加算導体
    の前記一方へ、前記種々の電圧分割器が確立する微量の
    電荷を注入あるいはその電荷加算導体から注出すること
    によつて補償するようになつた、逐次近似アナログ−デ
    ジタル変換器。
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