JPH03142841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03142841A JPH03142841A JP28019989A JP28019989A JPH03142841A JP H03142841 A JPH03142841 A JP H03142841A JP 28019989 A JP28019989 A JP 28019989A JP 28019989 A JP28019989 A JP 28019989A JP H03142841 A JPH03142841 A JP H03142841A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｉｔ要〕
高電界を緩和するための低濃度不純物拡散領域をソース
、ドレインの一部としてもついわゆるＬＤ Ｄ （ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構造のＭＯＳ
ＦＥＴに関し、 斜めイオン注入によってゲート電極下にも低濃度不純物
拡散領域を形成する際、グー１− 酸化膜に欠陥を作る
ことなく、動作信頼性の高いＬＤＤトランジスタを製造
することを目的とし、斜めイオン注入によるイオンが通
過する部分のゲート酸化膜を斜めイオン注入の前に予め
除去しておく工程と、斜めイオン注入をｔｉａう］［程
と、ゲート酸化膜を除去することによって露出した基板
面を酸化してここに酸化膜を形成する工程とを含む。
、ドレインの一部としてもついわゆるＬＤ Ｄ （ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構造のＭＯＳ
ＦＥＴに関し、 斜めイオン注入によってゲート電極下にも低濃度不純物
拡散領域を形成する際、グー１− 酸化膜に欠陥を作る
ことなく、動作信頼性の高いＬＤＤトランジスタを製造
することを目的とし、斜めイオン注入によるイオンが通
過する部分のゲート酸化膜を斜めイオン注入の前に予め
除去しておく工程と、斜めイオン注入をｔｉａう］［程
と、ゲート酸化膜を除去することによって露出した基板
面を酸化してここに酸化膜を形成する工程とを含む。
（産業上の利用分野）
本発明は、高電界を緩和するための低濃度不純物拡散領
域をソース、ドレインの一部としてもついわゆるＬＤＤ
構造のＭＯＳＦＥＴに関する。。
域をソース、ドレインの一部としてもついわゆるＬＤＤ
構造のＭＯＳＦＥＴに関する。。
近年、ＬＳＩで用いられるトランジスタは微細化が要求
されており、今後その傾向はますます強くなるものと考
えられる。このように微細化を行なうとホットエレクト
ロンによる閾値電圧ＶＴＨや相互」ンダクタンスの変動
等の問題を生じ、このため、ホットエレクトロン効果を
抑える必要がある。そこで、このホットエレクトロン耐
圧低下の原因である高電界を緩和するための低濃度不純
物拡散領域をソース、ドレインの一部としてもつ、ＬＤ
Ｄトランジスタが用いられるようになってきた。
されており、今後その傾向はますます強くなるものと考
えられる。このように微細化を行なうとホットエレクト
ロンによる閾値電圧ＶＴＨや相互」ンダクタンスの変動
等の問題を生じ、このため、ホットエレクトロン効果を
抑える必要がある。そこで、このホットエレクトロン耐
圧低下の原因である高電界を緩和するための低濃度不純
物拡散領域をソース、ドレインの一部としてもつ、ＬＤ
Ｄトランジスタが用いられるようになってきた。
ところで、最近、低濃度不純物拡散領域はゲート電極下
にも形成した形状の方がホットエレクトロン効果による
前記トランジスターの特性変動を少なくできることが知
られている。このような形状にするには、低濃度イオン
注入を斜め方向から行ない、低濃度イオンをゲート電極
下の基板部分にもぐり込ませるようにして注入する必要
がある。
にも形成した形状の方がホットエレクトロン効果による
前記トランジスターの特性変動を少なくできることが知
られている。このような形状にするには、低濃度イオン
注入を斜め方向から行ない、低濃度イオンをゲート電極
下の基板部分にもぐり込ませるようにして注入する必要
がある。
（従来の技術）
第２図は従来の一例の製造工程図を示す。同図（Ａ）に
おいて、例えばＰ型のシリコン基板１の表面に酸化シリ
コンのゲート酸化膜２を数１０ＯＡの厚さに形成し、Ｌ
ＯＣＯ８法にて酸化シリコンのフィールド酸化ｌＩ３を
数１０００Ａの厚さに形成し、多結晶シリコンのゲート
電極４を数１００ＯＡの厚さに形成する。次に同図（Ｂ
）において、基板１と逆導電型不純物の低濃度リンイオ
ン５（１０′３〜１０ ” ｔｙａ−２のドーズ量）を
基板１に対して斜め方向からイオン注入する。次に同図
（Ｃ）に示す如く、酸化シリコン膜６ａ（破線〉を形成
し、その後、異方性エツチングでゲート電極４の両側に
酸化シリコン膜６ａを幅０．２μ−〜０．４μ重残して
サイドウオール６を形成し、次に、リンイオン注入部分
を活性化して低濃度ソース、低濃度ドレイン８を形成す
る。
おいて、例えばＰ型のシリコン基板１の表面に酸化シリ
コンのゲート酸化膜２を数１０ＯＡの厚さに形成し、Ｌ
ＯＣＯ８法にて酸化シリコンのフィールド酸化ｌＩ３を
数１０００Ａの厚さに形成し、多結晶シリコンのゲート
電極４を数１００ＯＡの厚さに形成する。次に同図（Ｂ
）において、基板１と逆導電型不純物の低濃度リンイオ
ン５（１０′３〜１０ ” ｔｙａ−２のドーズ量）を
基板１に対して斜め方向からイオン注入する。次に同図
（Ｃ）に示す如く、酸化シリコン膜６ａ（破線〉を形成
し、その後、異方性エツチングでゲート電極４の両側に
酸化シリコン膜６ａを幅０．２μ−〜０．４μ重残して
サイドウオール６を形成し、次に、リンイオン注入部分
を活性化して低濃度ソース、低濃度ドレイン８を形成す
る。
更に同図（Ｄ）において、ゲート電極４及びサイドウオ
ール６をマスクとして基板１と逆導電型不純物の高濃度
ヒ素イオンの（１０１５０−２のドーズ量）をイオン注
入する。次に同図（Ｅ）において、ヒ素イオン注入部分
を活性化して高１度ソース１０．高濃度ドレイン１１を
形成し、ＰＳＧの層間絶縁膜１２を約１μｍの厚さに形
成し、コンタクトホールを開孔してアルミニウム合金の
配線金属層１３を約１μ劇の厚さに形成する。
ール６をマスクとして基板１と逆導電型不純物の高濃度
ヒ素イオンの（１０１５０−２のドーズ量）をイオン注
入する。次に同図（Ｅ）において、ヒ素イオン注入部分
を活性化して高１度ソース１０．高濃度ドレイン１１を
形成し、ＰＳＧの層間絶縁膜１２を約１μｍの厚さに形
成し、コンタクトホールを開孔してアルミニウム合金の
配線金属層１３を約１μ劇の厚さに形成する。
従来の方法は、ゲート電極４下に低濃度１度ソース７、
低濃度ドレイン８を形成するために単に斜めイオン注入
を行なうだけであるので、第２図（Ｂ）中の破線円内を
拡大して示す如く、リンイオン５はゲート酸化Ｉｌ！２
を通過して基板１に達する際にゲート電極４下のゲート
酸化ｌＩ２において欠陥Ａ（Ｘ印）を生じる。即ち、第
２図（Ｃ）に示すゲート電極４とその下の低濃度ソース
７、低濃度ドレイン８との間の電界が印加される部分に
欠陥が存在することになり、トランジスタ動作に支障を
きたす問題点があつよ。
低濃度ドレイン８を形成するために単に斜めイオン注入
を行なうだけであるので、第２図（Ｂ）中の破線円内を
拡大して示す如く、リンイオン５はゲート酸化Ｉｌ！２
を通過して基板１に達する際にゲート電極４下のゲート
酸化ｌＩ２において欠陥Ａ（Ｘ印）を生じる。即ち、第
２図（Ｃ）に示すゲート電極４とその下の低濃度ソース
７、低濃度ドレイン８との間の電界が印加される部分に
欠陥が存在することになり、トランジスタ動作に支障を
きたす問題点があつよ。
本発明は、斜めイオン注入によってゲート電極下にも低
濃度不純物拡散領域を形成する際、ゲート酸化膜に欠陥
を作ることなく、動作信頼性の高いＬＤＤトランジスタ
を製造できる半導体装置の製造方法を提供することを目
的とする。
濃度不純物拡散領域を形成する際、ゲート酸化膜に欠陥
を作ることなく、動作信頼性の高いＬＤＤトランジスタ
を製造できる半導体装置の製造方法を提供することを目
的とする。
上記問題点は、斜めイオン注入によるイオンが通過する
部分のゲート酸化膜を斜めイオン注入の前に予め除去し
ておく工程と、低濃度ソース及び低濃度ドレインを形成
するための斜めイオン注入を行なう工程と、ゲート酸化
膜を除去することによって露出した基板面を酸化してこ
こに酸化膜を形成する工程とを含むことを特徴とする半
導体装置の製造方法によって解決される。
部分のゲート酸化膜を斜めイオン注入の前に予め除去し
ておく工程と、低濃度ソース及び低濃度ドレインを形成
するための斜めイオン注入を行なう工程と、ゲート酸化
膜を除去することによって露出した基板面を酸化してこ
こに酸化膜を形成する工程とを含むことを特徴とする半
導体装置の製造方法によって解決される。
斜めイオン注入によってイオンが通過する部分のゲート
酸化膜は予め除去されており、斜めイオン注入によって
ゲート酸化膜に欠陥を生じないようにしである。除去さ
れた部分の酸化膜は斜めイオン注入後に再度形成する。
酸化膜は予め除去されており、斜めイオン注入によって
ゲート酸化膜に欠陥を生じないようにしである。除去さ
れた部分の酸化膜は斜めイオン注入後に再度形成する。
従って、ゲート酸化膜に欠陥を残すことはなく、ゲート
電極、ゲート酸化膜、低濃度ソース、ドレインの間に電
界が印加された場合、ゲート酸化膜に欠陥がないので、
トランジスタ動作に高い信頼性を得ることができる。
電極、ゲート酸化膜、低濃度ソース、ドレインの間に電
界が印加された場合、ゲート酸化膜に欠陥がないので、
トランジスタ動作に高い信頼性を得ることができる。
第１図は本発明の一実施例の製造［［程図を示し、同図
中、第２図と同一構成部分には同一番号を付す。第１図
（Ａ）は第２図（Ａ＞と全く同一の工程である。次に、
第１図（Ａ＞において、例えばフッ酸を用いたウェット
エツチング処理を行ない、同図（Ｂ）に示すようにゲー
ト酸化膜１２をゲート電極４のみに残す（２ａ）ように
する。この場合、破線円内を拡大して示す如く、ゲート
酸化膜１２ａの側部２ａ’ はゲート電極４のエツジよ
り内側になるようにエツチングする。
中、第２図と同一構成部分には同一番号を付す。第１図
（Ａ）は第２図（Ａ＞と全く同一の工程である。次に、
第１図（Ａ＞において、例えばフッ酸を用いたウェット
エツチング処理を行ない、同図（Ｂ）に示すようにゲー
ト酸化膜１２をゲート電極４のみに残す（２ａ）ように
する。この場合、破線円内を拡大して示す如く、ゲート
酸化膜１２ａの側部２ａ’ はゲート電極４のエツジよ
り内側になるようにエツチングする。
次に同図（Ｂ）において、基板１と逆導電型不純物の低
濃度リンイオン５（１０１３〜１０ ” ａｓ−’のド
ーズ量）を基板１に対して斜め方向からイオン注入する
。この場合、前記ゲート酸化膜！２ａの側部２ａ′の位
置は、低１１度イオン５がゲート電極４−→酸化膜（２
ａ）を通過しないような位置に設定されている。このよ
うに、低濃度イオン５がゲート電極４→ゲート酸化膜２
を通過する部分のゲート酸化膜２は予め取除かれており
、ゲート電極４→ゲート酸化膜（２ａ〉を通過しない部
分のみゲート酸化膜２ａが設けられているので、第２図
（Ｂ）に示す従来例のようにゲート酸化膜に斜めイオン
注入による欠陥が入ることはない。
濃度リンイオン５（１０１３〜１０ ” ａｓ−’のド
ーズ量）を基板１に対して斜め方向からイオン注入する
。この場合、前記ゲート酸化膜！２ａの側部２ａ′の位
置は、低１１度イオン５がゲート電極４−→酸化膜（２
ａ）を通過しないような位置に設定されている。このよ
うに、低濃度イオン５がゲート電極４→ゲート酸化膜２
を通過する部分のゲート酸化膜２は予め取除かれており
、ゲート電極４→ゲート酸化膜（２ａ〉を通過しない部
分のみゲート酸化膜２ａが設けられているので、第２図
（Ｂ）に示す従来例のようにゲート酸化膜に斜めイオン
注入による欠陥が入ることはない。
次に同図（Ｃ）に示す如く、同図（８）におけるウェッ
トエツチング処理で露出した基板１を再度酸化して酸化
シリコンの酸化ｆｉ！１２ｂを数１００人の厚さに形成
し、その際にリンイオン注入部分を活性化して低濃度ソ
ース７、低濃度ドレイン８を形成する。次に同図（Ｄ）
に示す如く、酸化シリコンｇ１６ａ（破線）を形威し、
その後、異方性エツチングでゲート電極４の両側に幅０
．２μ−〜０．４μ−のサイドウオール６を形成する。
トエツチング処理で露出した基板１を再度酸化して酸化
シリコンの酸化ｆｉ！１２ｂを数１００人の厚さに形成
し、その際にリンイオン注入部分を活性化して低濃度ソ
ース７、低濃度ドレイン８を形成する。次に同図（Ｄ）
に示す如く、酸化シリコンｇ１６ａ（破線）を形威し、
その後、異方性エツチングでゲート電極４の両側に幅０
．２μ−〜０．４μ−のサイドウオール６を形成する。
次に同図（Ｅ）において、ゲート電極４及びサイドウオ
ール６をマスクとして基板１と逆導電型不純物の高濃度
ヒ素イオン９ （１０” ｃｒａ４のドーズＩ）をイオ
ン注入する。次に同図（Ｆ）において、ヒ素イオン注入
部分を活性化して高濃度ソース１０゜高濃度ドレイン１
１を形成し、ＰＳＧの層間絶縁ｌｌ１１２を約１μｍの
厚さに形成し、コンタクトホールを周孔してアルミニウ
ム合金の配線金属層１３を約１μｍの厚さに形成する。
ール６をマスクとして基板１と逆導電型不純物の高濃度
ヒ素イオン９ （１０” ｃｒａ４のドーズＩ）をイオ
ン注入する。次に同図（Ｆ）において、ヒ素イオン注入
部分を活性化して高濃度ソース１０゜高濃度ドレイン１
１を形成し、ＰＳＧの層間絶縁ｌｌ１１２を約１μｍの
厚さに形成し、コンタクトホールを周孔してアルミニウ
ム合金の配線金属層１３を約１μｍの厚さに形成する。
〔発明の効果）
以上説明した如く、本発明によれば、斜めイオン注入に
よってイオンが通過する部分のゲート酸化膜を予め除去
しているので、斜めイオン注入によってゲート酸化膜に
欠陥を生じることはなく、動作信頼性の高いＬＤＤ）−
ランジスタを得ることができる。
よってイオンが通過する部分のゲート酸化膜を予め除去
しているので、斜めイオン注入によってゲート酸化膜に
欠陥を生じることはなく、動作信頼性の高いＬＤＤ）−
ランジスタを得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の製造工程図、第２図は従来
の一例の製造工程図である。 図において、 １はシリコン基板、 ２．２ａはゲート酸化膜、 ２ａ’ はゲート酸化膜２ａの側部、 ２ｂは酸化膜、 ４はゲート電極、 ５はリンイオン、 ６はサイドウオール、 ７は低濃度ソース、 ８は低濃度ドレイン、 １０は高濃度ソース、 １１は高濃度ドレイン を示す。
の一例の製造工程図である。 図において、 １はシリコン基板、 ２．２ａはゲート酸化膜、 ２ａ’ はゲート酸化膜２ａの側部、 ２ｂは酸化膜、 ４はゲート電極、 ５はリンイオン、 ６はサイドウオール、 ７は低濃度ソース、 ８は低濃度ドレイン、 １０は高濃度ソース、 １１は高濃度ドレイン を示す。
Claims (1)
- 【特許請求の範囲】 斜めイオン注入を行なうことによりゲート電極（４）
下にも低濃度ソース（７）、低濃度ドレイン（８）が存
在する構造のＬＤＤトランジスタを製造する方法におい
て、 上記斜めイオン注入によるイオンが通過する部分のゲー
ト酸化膜（２）を上記斜めイオン注入の前に予め除去し
ておく工程と、 前記低濃度ソース（７）及び低濃度ドレイン（８）を形
成するための上記斜めイオン注入を行なう工程と、 上記ゲート酸化膜（２）を除去することによって露出し
た基板（１）面を酸化してここに酸化膜（２ｂ）を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28019989A JPH03142841A (ja) | 1989-10-27 | 1989-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28019989A JPH03142841A (ja) | 1989-10-27 | 1989-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142841A true JPH03142841A (ja) | 1991-06-18 |
Family
ID=17621689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28019989A Pending JPH03142841A (ja) | 1989-10-27 | 1989-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142841A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| JP2000200910A (ja) * | 1999-01-05 | 2000-07-18 | Furontekku:Kk | 薄膜トランジスタとその製造方法および液晶表示装置 |
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
| US6331873B1 (en) | 1998-12-03 | 2001-12-18 | Massachusetts Institute Of Technology | High-precision blooming control structure formation for an image sensor |
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
-
1989
- 1989-10-27 JP JP28019989A patent/JPH03142841A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
| US6331873B1 (en) | 1998-12-03 | 2001-12-18 | Massachusetts Institute Of Technology | High-precision blooming control structure formation for an image sensor |
| US7074639B2 (en) | 1998-12-03 | 2006-07-11 | Massachusetts Institute Of Technology | Fabrication of a high-precision blooming control structure for an image sensor |
| JP2000200910A (ja) * | 1999-01-05 | 2000-07-18 | Furontekku:Kk | 薄膜トランジスタとその製造方法および液晶表示装置 |
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
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