JPH03142545A - データバッファ掃出し制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータバッファ掃出し制御装置、特に情報処理
装置において書込みデータを格納するデータバッファ掃
出し制御装置に関する。

〔従来の技術〕

従来、この種のデータバッファ掃出し制御装置は、デー
タバッファ内に蓄積された書込みデータに対するアドレ
スと後続した読出し要求のアドレスとの一致が検出され
た場合に、その後の後続のリクエストを抑止して、デー
タバッファ内の全てのデータをキャッシュメモリに書込
み、この書込みが終了した時点で一致が検出された読出
し要求のアドレスでキャッシュメモリ内のデータを読出
し、読出し要求を出した要求元にデータを送出し、その
後の後続リクエストの抑止を解除し、リクエストの再開
を行なう制御を行なっている。

〔発明が解決しようとする課題〕

上述したデータバッファ掃出し制御装置は、データバッ
ファ内にあるデータに対して読出し要求があった場合に
、後続のリクエストを抑止してデータバッファ内の全て
のデータをキャッシュメモリに書込み、書込み処理が終
了した後で目的のデータをキャッシュメモリから読出し
て読出し要求元に送出し、後続のリクエストに対する処
理を再開しているので、目的のデータを読出し要求元に
送るまでにデータバッファからの続出し、キャッシュメ
モリへの書込み、キャッシュメモリからの読出しと３段
階を踏まなければならず、後続するリクエストへの抑止
時間が多く、リクエストの処理能力を低下させる欠点が
ある。

〔課題を解決するための手段〕

本発明のデータバッフ掃出し制御装置は、書込みデータ
を格納するデータバッファと、このデータバッファ内の
データに対応するアドレスを格納するアドレスバッファ
と、後続して読出し要求があったときにこの要求の読出
しアドレスと前記アドレスバッファ内のアドレスとを比
較する一致検出回路と、前記読出しアドレスかアドレス
バッファ内のアドレスかを選択してキャッシュメモリに
アドレスを与えるアドレス選択回路と、後続する要求に
対する抑止、再開を制御する後続リクエスト抑止回路と
を有するデータバッファ掃出し制御装置において、後続
する要求が読出し要求の場合に前記−数枚出回路からの
出力によりキャッシュメモリからの出力データかデータ
バッファ内からのデータかを選択制御する読出しデータ
制御部と、この読出しデータ制御部の制御に従ってキャ
ッシュメモリからの出力データかデータバッファ内から
のデータを選択する読出しデータ選択回路とを有するこ
とにより構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

第１図において本発明のデータバッファ掃出し制御装置
は、書込みデータ１０１を格納するデータバッファ１と
、書込みデータのデータアドレス１０２を格納するアド
レスバッファ２と、後続リクエストで読出し要求があっ
た場合の読出しアドレス１０３とアドレスバッファ２内
の情報とを比較する一致検出回路３と、−数枚出回路３
から出力される一致信号ＡｌＯ３で制御されるキャッシ
ュメモリ５のアドレス１０２を選択するアドレス選択回
路４と、キャッシュメモリ５と、−数枚出回路３からの
一致信号Ｂ１０６で制御される読出しデータ制御部７と
、読出しデータ制御部７の出力１１０で制御され、デー
タバッファ１の出力かキャッシュメモリ５の出力かを選
択する読出しデータ選択回路６とにより構成されている
。

以上の構成において、書込みデータ１０１およびデータ
アドレス１０２はそれぞれデータバッファ１およびアド
レスバッファ２に格納される。

後続のリクエストでキャッシュメモリ５に対する読出し
要求があった場合に、読出しアドレス１０３が送られて
くるが、アドレスバッファ２内にアドレスが格納されて
いる場合は、この読出しアドレス１０３はアドレスバッ
ファ２内のアドレス１０４の全てと一致検出回路３にお
いて比較され、一致が検出されない場合は一致信号Ａｌ
Ｏ３が′Ｏ″となり、アドレス選択回路４において読出
しアドレス１０３をキャッシュメモリ５のアドレス１０
８としてキャッシュメモリ５がらデータを読出し、一致
信号Ｂ１０６を読出しデータ制御部７に入れ、読出しデ
ータ制御部７の出力１１０で読出しデータ選択回路６を
制御して、読出し要求を出した要求元へ読出しデータ１
１１として、キャッシュメモリ５がらの読出しデータ１
０９を送出する。

一方、−数枚出回路３において、読出しアドレス１０Ｂ
とアドレスバッファ２内のアドレス１０４との一致が検
出された場合は、一致信号ＡＩＣ）５が“１′′となり
、この一致信号ＡｌＯ３が後続リクエスト抑止回路８に
送られ、後続のリクエスト処理を抑止するとともに、ア
ドレスバッファ２およびデータバッファ１からアドレス
およびデータを読出す。また、一致信号ＡｌＯ３はアド
レス選択回路４にも送られ、アドレスバッファ２から読
出されたアドレスバッファ２内のアドレス１０４がデー
タバッファ１から読出されたデータバッファ１内のデー
タ１０７をキャッシュメモリ６に書込むためのアドレス
１０８となるようアドレス選択回路４を制御する。さら
にまた、一致信号Ｂ１０６は読出しデータ制御部７に送
られ、読出しデータ制御部７からの出力１１０は読出し
アドレス１０３と一致したアドレスバッファ２内のアド
レス１０４に対応するデータバッファ１内のデータ１０
７をキャッシュメモリ５に書込むと同時に、読出し要求
を出した要求元に読出しデータ１１１として送られるよ
うに読出しデータ選択回路６を制御する。また、読出し
データ制御部７の出力１１０は、読出しデータ選択回路
６に送られると共に、後続リクエスト抑止回路８に送ら
れ、データバッファ１内のデータ↓０７が読出しデータ
１１１として読出し要求元に送られると同時に、アドレ
スバッファ２．データバッファ１の読出し２をやめ、後
続リクエスト処理の再開を行うように後続リクエスト抑
止回路８を制御する。

〔発明の効果〕

以上説明したように本発明は、読出しアドレスがアドレ
スバッファ内のアドレスと一致した場合に、データバッ
ファ内の一致したアドレスに対するデータをキャッシュ
メモリに登録すると共に、このデータを読出し要求元に
送り、後続リクエスト処理を直ちに再開することができ
、リクエスト処理が高速化できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。 １・・・データバッファ、２・・・アドレスバッファ、
３・・・−数種出回路、４・・・アドレス選択回路、５
・・・キャッシュメモリ、６・・・読出しデータ選択回
路。 ７・・・読出しデータ制御部、８・・・後続リクエスト
抑止回路。

Claims (1)

【特許請求の範囲】
1. 書込みデータを格納するデータバッファと、このデータ
   バッファ内のデータに対応するアドレスを格納するアド
   レスバッファと、後続して読出し要求があったときにこ
   の要求の読出しアドレスと前記アドレスバッファ内のア
   ドレスとを比較する一致検出回路と、前記読出しアドレ
   スかアドレスバッファ内のアドレスかを選択してキャッ
   シュメモリにアドレスを与えるアドレス選択回路と、後
   続する要求に対する抑止、再開を制御する後続リクエス
   ト抑止回路とを有するデータバッファ掃出し制御装置に
   おいて、後続する要求が読出し要求の場合に前記一致検
   出回路からの出力によりキャッシュメモリからの出力デ
   ータかデータバッファ内からのデータかを選択制御する
   読出しデータ制御部と、この読出しデータ制御部の制御
   に従ってキャッシュメモリからの出力データかデータバ
   ッファ内からのデータを選択する読出しデータ選択回路
   とを有することを特徴とするデータバッファ掃出し制御
   装置。