JPH0313829B2 - - Google Patents
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- JPH0313829B2 JPH0313829B2 JP28073085A JP28073085A JPH0313829B2 JP H0313829 B2 JPH0313829 B2 JP H0313829B2 JP 28073085 A JP28073085 A JP 28073085A JP 28073085 A JP28073085 A JP 28073085A JP H0313829 B2 JPH0313829 B2 JP H0313829B2
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- 239000003990 capacitor Substances 0.000 claims description 6
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- 230000001105 regulatory effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
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- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、スイツチングレギユレータに関
し、特にスイツチングレギユレータの出力端子に
接続された負荷が、極端な軽負荷、若しくは無負
荷の場合にも出力電流を一定に保持することがで
きるスイツチングレギユレータに係わる。
し、特にスイツチングレギユレータの出力端子に
接続された負荷が、極端な軽負荷、若しくは無負
荷の場合にも出力電流を一定に保持することがで
きるスイツチングレギユレータに係わる。
［従来の技術］
スイツチングレギユレータの一般的な回路例を
第３図に示す。
第３図に示す。
図において、直流電源VDioは、図示を略した交
流入力を整流して直流とした電源である。この直
流電源VDioに接続されたパルストランスＴおよび
主スイツチング素子Ｑからなる回路により、パル
ストランスＴの二次側に、高周波の交流を生成す
る。
流入力を整流して直流とした電源である。この直
流電源VDioに接続されたパルストランスＴおよび
主スイツチング素子Ｑからなる回路により、パル
ストランスＴの二次側に、高周波の交流を生成す
る。
そして、この交流を整流回路Ｓ、平滑回路Ｈを
通して出力端子ａ，ｂ間に所定の定電圧、定電流
の直流出力VOを得る。
通して出力端子ａ，ｂ間に所定の定電圧、定電流
の直流出力VOを得る。
ところで、上記の主スイツチング素子Ｑは、高
速スイツチング動作をさせるので、一般にMOS
−FETが使用される。上記の主スイツチング素
子Ｑの制御電極には、発振回路Ｘ、PWM回路
Ｙ、およびパルス幅増幅回路Ｚが直列に接続され
ている。
速スイツチング動作をさせるので、一般にMOS
−FETが使用される。上記の主スイツチング素
子Ｑの制御電極には、発振回路Ｘ、PWM回路
Ｙ、およびパルス幅増幅回路Ｚが直列に接続され
ている。
また、前記整流回路Ｓと平滑回路Ｈとの間に
は、サンプリング回路Ｉが、出力端子ａ，ｂ間に
接続される負荷の変動により直流出力電圧が変化
したときに、前記サンプリング回路Ｉ内で設定さ
れた基準電圧と比較し、たとえば、その基準電圧
よりも高い場合に、フオトカプラを形成する前記
サンプリング回路Ｉ内に設けた発光ダイオードが
発光するように構成されている。
は、サンプリング回路Ｉが、出力端子ａ，ｂ間に
接続される負荷の変動により直流出力電圧が変化
したときに、前記サンプリング回路Ｉ内で設定さ
れた基準電圧と比較し、たとえば、その基準電圧
よりも高い場合に、フオトカプラを形成する前記
サンプリング回路Ｉ内に設けた発光ダイオードが
発光するように構成されている。
そして、PWM回路Ｙ内に設けた前記発光ダイ
オードと対を成すフオトカプラのフオトトランジ
シスタが、前記発光ダイオードからの光信号を受
けて導通し、発振回路Ｘからのパルス幅を変化さ
せたパルス信号を、主スイツチング素子Ｑに供給
し、この主スイツチング素子Ｑのオン時間を調整
して、定電圧、定電流の直流出力VOを、出力端
子ａ，ｂ間に得るようにしている。
オードと対を成すフオトカプラのフオトトランジ
シスタが、前記発光ダイオードからの光信号を受
けて導通し、発振回路Ｘからのパルス幅を変化さ
せたパルス信号を、主スイツチング素子Ｑに供給
し、この主スイツチング素子Ｑのオン時間を調整
して、定電圧、定電流の直流出力VOを、出力端
子ａ，ｂ間に得るようにしている。
次に、上記の発振回路Ｘ、およびPWM回路Ｙ
の具体的な回路例を第４図に示す。
の具体的な回路例を第４図に示す。
上記発振回路Ｘは、Ｃ−MOS−ICから成る
IC1、IC2と抵抗R4，R5、およびコンデンサC2か
ら成り、この発振回路Ｘは数百ＫHzで動作し、か
つ、前記発振回路Ｘの出力は、次段のPWM回路
Ｙの微分回路に入力されるように構成してある。
IC1、IC2と抵抗R4，R5、およびコンデンサC2か
ら成り、この発振回路Ｘは数百ＫHzで動作し、か
つ、前記発振回路Ｘの出力は、次段のPWM回路
Ｙの微分回路に入力されるように構成してある。
すなわち、PWM回路は、Ｃ−MOS−ICから
なるIC3と、第１の抵抗R2に直列に、前記直流出
力VOが所定電圧値以上になつたときに、低イン
ピーダンスに移行する素子、すなわち、ここでは
前記フオトカプラのフオトダイオードと対を成す
フオトトランジスタLTRが接続されたR2−LTR直
列体と、このR2−LTR直列体に並列接続された
第２の抵抗としての微分抵抗R1と、これら第１
の抵抗R2および微分抵抗R1と接続された微分回
路を構成するコンデンサC1とを備えている。こ
のPWM回路Ｙに前記発振回路Ｘの出力が入力さ
れるものである。
なるIC3と、第１の抵抗R2に直列に、前記直流出
力VOが所定電圧値以上になつたときに、低イン
ピーダンスに移行する素子、すなわち、ここでは
前記フオトカプラのフオトダイオードと対を成す
フオトトランジスタLTRが接続されたR2−LTR直
列体と、このR2−LTR直列体に並列接続された
第２の抵抗としての微分抵抗R1と、これら第１
の抵抗R2および微分抵抗R1と接続された微分回
路を構成するコンデンサC1とを備えている。こ
のPWM回路Ｙに前記発振回路Ｘの出力が入力さ
れるものである。
上記の構成において、いま、たとえば、出力端
子ａ，ｂ間の直流出力電圧が、サンプリング回路
Ｉの基準電圧よりも高くなつたとすると、サンプ
リング回路Ｉに内蔵されたフオトダイオードが発
光し、その光信号をPWM回路Ｙのフオトトラン
ジスタLTRに送出する。
子ａ，ｂ間の直流出力電圧が、サンプリング回路
Ｉの基準電圧よりも高くなつたとすると、サンプ
リング回路Ｉに内蔵されたフオトダイオードが発
光し、その光信号をPWM回路Ｙのフオトトラン
ジスタLTRに送出する。
この光信号により、フオトトランジスタLTRが
導通し、微分抵抗R1の抵抗値を下げる結果、コ
ンデンサC1と微分抵抗R1で形成れる微分回路の
放電時定数が小さくなる。この様子を第５図に示
す。
導通し、微分抵抗R1の抵抗値を下げる結果、コ
ンデンサC1と微分抵抗R1で形成れる微分回路の
放電時定数が小さくなる。この様子を第５図に示
す。
すなわち、第５図ａは、微分抵抗R1の両端電
圧の時間経過に伴う波形変化の状態を示し、出力
端子ａ，ｂ間に接続される負荷が、軽負荷、若し
くは無負荷の場合の微分抵抗R1の両端電圧の電
圧波形を点線で示している。また、実線の波形
は、最大負荷時の微分抵抗R1の両端電圧の電圧
波形を示している。
圧の時間経過に伴う波形変化の状態を示し、出力
端子ａ，ｂ間に接続される負荷が、軽負荷、若し
くは無負荷の場合の微分抵抗R1の両端電圧の電
圧波形を点線で示している。また、実線の波形
は、最大負荷時の微分抵抗R1の両端電圧の電圧
波形を示している。
第５図ｂは、Ｃ−MOS−ICであるIC3の出力電
圧波形を示す。
圧波形を示す。
この図ｂでは、前記IC3のスレツシユホールド
電圧（Vth）は、安定動作の理由から制御回路の
電源電圧（VDDの1/2になるように設定されてい
るので、IC3の出力電圧波形は、実線で示す最大
負荷時よりも破線で示す軽負荷、若しくは無負荷
時の方が出力パルス幅が広くなることを示してい
る。
電圧（Vth）は、安定動作の理由から制御回路の
電源電圧（VDDの1/2になるように設定されてい
るので、IC3の出力電圧波形は、実線で示す最大
負荷時よりも破線で示す軽負荷、若しくは無負荷
時の方が出力パルス幅が広くなることを示してい
る。
第５図ｃは、主スイツチング素子Ｑ、ここで
は、、MOS−FETのゲート−ソース間に加わる
電圧波形を示し、最大負荷時には、実線で示すよ
うにゲートに加えるパルスのパルス幅を広く、逆
に軽負荷、若しくは無負荷の時には、点線で示す
ようにそのパルス幅を狭くし、直流出力が一定に
なるように作用する。
は、、MOS−FETのゲート−ソース間に加わる
電圧波形を示し、最大負荷時には、実線で示すよ
うにゲートに加えるパルスのパルス幅を広く、逆
に軽負荷、若しくは無負荷の時には、点線で示す
ようにそのパルス幅を狭くし、直流出力が一定に
なるように作用する。
［発明が解決しようとする問題点］
従来のスイツチングレギユレータは、PWM回
路Ｙに、Ｃ−MOS−ICであるIC3を使用し、この
IC3のスレツシユホールド電圧（Vth）が、電源
電圧（VDD）のほぼ1/2になるという性質を利用
したものであるため、フオトカプラを構成するフ
オトトランジスタLTRのコレクタ−エミツタ間の
等価抵抗が大幅に下がつても、どうしてもR1の
両端電圧が、前記のIC3のスレツシユホールド電
圧（Vth）以上になる期間が残つてしまう。その
ため、出力パルス幅、すなわち、主スイツチング
素子Ｑのオン期間を、一定値以下に短縮すること
ができず、その結果、直流出力電圧が上昇してし
まうという問題点があつた。
路Ｙに、Ｃ−MOS−ICであるIC3を使用し、この
IC3のスレツシユホールド電圧（Vth）が、電源
電圧（VDD）のほぼ1/2になるという性質を利用
したものであるため、フオトカプラを構成するフ
オトトランジスタLTRのコレクタ−エミツタ間の
等価抵抗が大幅に下がつても、どうしてもR1の
両端電圧が、前記のIC3のスレツシユホールド電
圧（Vth）以上になる期間が残つてしまう。その
ため、出力パルス幅、すなわち、主スイツチング
素子Ｑのオン期間を、一定値以下に短縮すること
ができず、その結果、直流出力電圧が上昇してし
まうという問題点があつた。
［発明の目的］
この発明は、上記のような問題点を解決するた
めになされたもので、極端な軽負荷、若しくは無
負荷の場合にも、直流出力電圧を一定に維持する
ことができるスイツチングレギレータを得ること
を目的とする。
めになされたもので、極端な軽負荷、若しくは無
負荷の場合にも、直流出力電圧を一定に維持する
ことができるスイツチングレギレータを得ること
を目的とする。
［問題点を解決するための手段］
この発明に係るスイツチングレギレータは、発
振回路の出力側と、PWM回路の入力側との間
に、出力パルス幅絞り込み用抵抗を接続したもの
である。
振回路の出力側と、PWM回路の入力側との間
に、出力パルス幅絞り込み用抵抗を接続したもの
である。
［作用］
この発明のスイツチングレギレータにおいて
は、前記出力パルス幅絞り込み用抵抗により、ス
イツチングレギユレータに接続される負荷が、極
端な軽負荷、若しくは無負荷の場合には、前記
PWM回路から出力されるパルス幅を零近傍、若
しくは零まで絞り込み、主スイツチング素子Ｑの
オン期間を、一定値以下に短縮し、直流出力電圧
を一定値にするように作用する。
は、前記出力パルス幅絞り込み用抵抗により、ス
イツチングレギユレータに接続される負荷が、極
端な軽負荷、若しくは無負荷の場合には、前記
PWM回路から出力されるパルス幅を零近傍、若
しくは零まで絞り込み、主スイツチング素子Ｑの
オン期間を、一定値以下に短縮し、直流出力電圧
を一定値にするように作用する。
［実施例］
以下に、この発明の一実施例を、第１図および
第２図を参照して説明する。
第２図を参照して説明する。
第１図は、この発明のスイツチングレギレータ
に使用される発振回路ＸとPWM回路Ｙの構成例
を示し、従来のスイツチングレギレータに使用さ
れるものと、回路構成要素は同一であるが、この
発明では、上記発振回路Ｘの出力側と、PWM回
路Ｙの入力側との間に、出力パルス幅絞り込み用
抵抗ROを接続している点が異なつている。
に使用される発振回路ＸとPWM回路Ｙの構成例
を示し、従来のスイツチングレギレータに使用さ
れるものと、回路構成要素は同一であるが、この
発明では、上記発振回路Ｘの出力側と、PWM回
路Ｙの入力側との間に、出力パルス幅絞り込み用
抵抗ROを接続している点が異なつている。
上記出力パルス幅絞り込み用抵抗ROの挿入に
より、PWM回路Ｙのフオトカプラを構成するフ
オトトランジスタTRに、コレクタ電流が流れな
い状態における微分抵抗R1の両端電圧のピーク
値に比較し、前記フオトトランジスタLTRが、ほ
ぼ飽和状態に状態にある時の微分抵抗R1の両端
電圧のピーク値を、十分低く、かつ、Ｃ−MOS
−ICであるIC3のスレツシユホールド電圧（Vth）
以下にすることが可能となる。
より、PWM回路Ｙのフオトカプラを構成するフ
オトトランジスタTRに、コレクタ電流が流れな
い状態における微分抵抗R1の両端電圧のピーク
値に比較し、前記フオトトランジスタLTRが、ほ
ぼ飽和状態に状態にある時の微分抵抗R1の両端
電圧のピーク値を、十分低く、かつ、Ｃ−MOS
−ICであるIC3のスレツシユホールド電圧（Vth）
以下にすることが可能となる。
上記により、主スイツチング素子Ｑのオン期間
を、原理上、零まで絞り込むことができ、スイツ
チングレギレータの出力端子ａ，ｂに接続される
負荷が軽負荷、若しくは無負荷時であつても、直
流出力電圧を一定に維持することができる。
を、原理上、零まで絞り込むことができ、スイツ
チングレギレータの出力端子ａ，ｂに接続される
負荷が軽負荷、若しくは無負荷時であつても、直
流出力電圧を一定に維持することができる。
さらに、この発明の詳細を、以下の計算式を合
照して述べる。
照して述べる。
まず、微分抵抗R1、フオトトランジスタLTR、
およびこのフオトトランジスタLTRに接続された
抵抗R2からなる回路の合成抵抗を、Rdiff１とする
と、 Rdiff１＝R1・（RCE＋R2）／R1＋RCE＋R2 ……… となる。
およびこのフオトトランジスタLTRに接続された
抵抗R2からなる回路の合成抵抗を、Rdiff１とする
と、 Rdiff１＝R1・（RCE＋R2）／R1＋RCE＋R2 ……… となる。
ここで、RCE；フオトトランジスタLRの等価抵
抗とする。
抗とする。
つぎに、微分抵抗R1の両端に発生する電圧の
ピーク値をVRdiff-p１とすると、VRdiff-p１は、上
記式のRdiff１の値を代入して次式より求まる。
ピーク値をVRdiff-p１とすると、VRdiff-p１は、上
記式のRdiff１の値を代入して次式より求まる。
VRdiff-p１＝Rdiff１／Rdiff１＋RO＋RIC2 ………
ここで、RIC2；IC2の出力インピーダンスとす
る。
る。
したがつて、直流出力の誤差電流が、サンプリ
ング回路Ｉのフオトカプラのフオトダイオードに
流れ、その結果、PWM回路Ｙのフオトトランジ
スタLTRの等価抵抗RCEが低下すると、前記合成
抵抗Rdiff１が低下し、微分抵抗R1の両端電圧のピ
ーク値VRdiff-p１が低下することとなる。
ング回路Ｉのフオトカプラのフオトダイオードに
流れ、その結果、PWM回路Ｙのフオトトランジ
スタLTRの等価抵抗RCEが低下すると、前記合成
抵抗Rdiff１が低下し、微分抵抗R1の両端電圧のピ
ーク値VRdiff-p１が低下することとなる。
一方、従来のスイツチングレギレータでは、出
力パルス幅絞り込み用抵抗ROがなく、しかもIC2
の出力インピーダンスRIC2が比較的小さいため
に、、微分抵抗R1の両端電圧のピーク値VRdiff-p１
の低下が少なく、IC3のスレツシユホールド電圧
（Vth）以下にならない。
力パルス幅絞り込み用抵抗ROがなく、しかもIC2
の出力インピーダンスRIC2が比較的小さいため
に、、微分抵抗R1の両端電圧のピーク値VRdiff-p１
の低下が少なく、IC3のスレツシユホールド電圧
（Vth）以下にならない。
次に、フオトトランジスタLTRが飽和状態にあ
る時、前記合成抵抗Rdiff２は、近似的に次式によ
り求められる。
る時、前記合成抵抗Rdiff２は、近似的に次式によ
り求められる。
Rdiff２＝R1・R2／R1＋R2 ………
そして、この時の微分抵抗R1のピーク値
VRdiff-p２は、式の結果を利用して、次式より
求められる。
VRdiff-p２は、式の結果を利用して、次式より
求められる。
VRdiff-p２＝Rdiff２／Rdiff２＋RO＋RIC2・VDD………
以上の〜式から以下の関係が成立する。
以上の〜式から以下の関係が成立する。
VRdiff-p２＜Vth＜VRdiff-p１ ………
上記の式の関係を維持することによつて、定
格負荷から軽負荷、若しくは無負荷時まで、直流
出力をほぼ一定に維持することができる。すなわ
ち、具体的には、出力パルス幅絞り込み用抵抗
ROの値を、上記式の関係を満足するような範
囲に定めれば良いことになる。
格負荷から軽負荷、若しくは無負荷時まで、直流
出力をほぼ一定に維持することができる。すなわ
ち、具体的には、出力パルス幅絞り込み用抵抗
ROの値を、上記式の関係を満足するような範
囲に定めれば良いことになる。
なお、最大負荷時にも直流出力電圧を一定に保
つためには、フオトトランジスタLTRにコレクタ
電流が流れない状態において、主スイツチング素
子Ｑの最大オン時間付近で、微分抵抗R1の両端
電圧が、IC3のスレツシユホールド電圧Vth程度に
なるように、前記出力パルス幅絞り込み用抵抗
RO、コンデンサC1、および微分抵抗R1の定数を
選ぶ必要があることは言うまでもない。次に、第
２図ａ〜ｃに、従来のスイツチングレギレータの
各部の動作波形を示す第５図ａ〜ｃに対応するこ
の発明におけるスイツチングレギレータの各部の
動作波形を示す。
つためには、フオトトランジスタLTRにコレクタ
電流が流れない状態において、主スイツチング素
子Ｑの最大オン時間付近で、微分抵抗R1の両端
電圧が、IC3のスレツシユホールド電圧Vth程度に
なるように、前記出力パルス幅絞り込み用抵抗
RO、コンデンサC1、および微分抵抗R1の定数を
選ぶ必要があることは言うまでもない。次に、第
２図ａ〜ｃに、従来のスイツチングレギレータの
各部の動作波形を示す第５図ａ〜ｃに対応するこ
の発明におけるスイツチングレギレータの各部の
動作波形を示す。
同図から明らかのように、スイツチングレギレ
ータの出力端子ａ，ｂに接続される負荷が、軽負
荷、無負荷時においては、前記出力パルス幅絞り
込み用抵抗ROによつて、PWM回路Ｙから出力さ
れるパルス幅を零近傍、若しくは零まで絞り込
み、主スイツチング素子Ｑのオン期間を、一定値
以下に短縮し、直流出力電圧を一定値になるよう
に作用するものである。
ータの出力端子ａ，ｂに接続される負荷が、軽負
荷、無負荷時においては、前記出力パルス幅絞り
込み用抵抗ROによつて、PWM回路Ｙから出力さ
れるパルス幅を零近傍、若しくは零まで絞り込
み、主スイツチング素子Ｑのオン期間を、一定値
以下に短縮し、直流出力電圧を一定値になるよう
に作用するものである。
［発明の効果］
以上のように、この発明に係るスイツチングレ
ギレータは、その内部回路としの発振回路と、
PWM回路との間に出力パルス幅絞り込み用抵抗
を挿入する構成としたので、極端な軽負荷、若し
くは無負荷の場合にも、直流出力電圧を一定に維
持することができるほど優れた効果を奏する。
ギレータは、その内部回路としの発振回路と、
PWM回路との間に出力パルス幅絞り込み用抵抗
を挿入する構成としたので、極端な軽負荷、若し
くは無負荷の場合にも、直流出力電圧を一定に維
持することができるほど優れた効果を奏する。
第１図は、この発明の一実施例を示すスイツチ
ングレギレータにおける発振回路とPWM回路と
の回路構成図、第２図は、上記PWM回路の微分
抵抗の両端電圧、Ｃ−MOS−ICの出力電圧、お
よび上記PWM回路からの出力を受ける主スイツ
チング素子のゲート−ソース間電圧のそれぞれの
変化の状態を示す波形図、第３図は、スイツチン
グレギレータの全体の概略構成を示すブロツク回
路図、第４図は、従来のスイツチングレギレータ
における発振回路とPWM回路との回路構成図、
第５図は、上記従来のPWM回路の微分抵抗の両
端電圧、Ｃ−MOS−ICの出力電圧、および上記
PWM回路からの出力を受ける主スイツチング素
子のゲート−ソース間電圧のそれぞれの変化の状
態を示す波形図である。 図において、Ｘ……発振回路、Ｙ……PWM回
路、RO……出力パルス幅絞り込み用抵抗、C1…
…コンデンサ、R1……微分抵抗、IC3……Ｃ−
MOS−IC，Ｑ……主スイツチング素子である。
なお、各図中、同一符号は、同一または相当部分
を示す。
ングレギレータにおける発振回路とPWM回路と
の回路構成図、第２図は、上記PWM回路の微分
抵抗の両端電圧、Ｃ−MOS−ICの出力電圧、お
よび上記PWM回路からの出力を受ける主スイツ
チング素子のゲート−ソース間電圧のそれぞれの
変化の状態を示す波形図、第３図は、スイツチン
グレギレータの全体の概略構成を示すブロツク回
路図、第４図は、従来のスイツチングレギレータ
における発振回路とPWM回路との回路構成図、
第５図は、上記従来のPWM回路の微分抵抗の両
端電圧、Ｃ−MOS−ICの出力電圧、および上記
PWM回路からの出力を受ける主スイツチング素
子のゲート−ソース間電圧のそれぞれの変化の状
態を示す波形図である。 図において、Ｘ……発振回路、Ｙ……PWM回
路、RO……出力パルス幅絞り込み用抵抗、C1…
…コンデンサ、R1……微分抵抗、IC3……Ｃ−
MOS−IC，Ｑ……主スイツチング素子である。
なお、各図中、同一符号は、同一または相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 直流電源からの直流を、パルストランスの一
次側に接続した主スイツチング素子に供給し、こ
の主スイツチング素子のオン、オフ動作により、
前記パルストランスの二次側に交流を発生させ、
この交流を整流して直流出力を得る変換手段と、
前記主スイツチング素子の制御電極には、発振回
路およびPWM回路が接続され、このPWM回路
は、第１の抵抗に直列に、前記直流出力が所定電
圧値以上になつたときに、低インピーダンスに移
行する素子が接続された直列体と、この直列体に
並列接続された第２の抵抗と、これら第１の抵抗
および第２の抵抗と接続された微分回路を構成す
るコンデンサとから成り、前記変換手段により直
流出力の電圧をサンプリングして、前記PWM回
路に帰還し、前記主スイツチング素子のオン、オ
フ時間を制御し、前記直流出力を一定にするレギ
ユレート手段とを有するスイツチングレギユレー
タにおいて、 前記スイツチングレギユレータに接続される負
荷が、軽負荷、若しくは無負荷になり直流出力が
所定電圧値以上になつたときに、前記微分回路の
抵抗両端電圧が最大負荷時の1/2以下となるよう
に、前記発振回路の出力側と前記PWM回路の入
力側との間に、出力パルス幅絞り込み用抵抗を接
続したことを特徴とするスイツチングレギユレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28073085A JPS62141969A (ja) | 1985-12-13 | 1985-12-13 | スイツチングレギユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28073085A JPS62141969A (ja) | 1985-12-13 | 1985-12-13 | スイツチングレギユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141969A JPS62141969A (ja) | 1987-06-25 |
| JPH0313829B2 true JPH0313829B2 (ja) | 1991-02-25 |
Family
ID=17629144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28073085A Granted JPS62141969A (ja) | 1985-12-13 | 1985-12-13 | スイツチングレギユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62141969A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231658A (ja) * | 1987-11-06 | 1989-09-14 | Sanyo Electric Co Ltd | スイッチング制御型電源回路 |
| JPH07118918B2 (ja) * | 1989-01-26 | 1995-12-18 | 三菱電機株式会社 | Ｄｃ／ｄｃ電源装置 |
-
1985
- 1985-12-13 JP JP28073085A patent/JPS62141969A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141969A (ja) | 1987-06-25 |
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