JPH031364A - Ｆｄｄの状態設定回路 - Google Patents
Ｆｄｄの状態設定回路Info
- Publication number
- JPH031364A JPH031364A JP13478289A JP13478289A JPH031364A JP H031364 A JPH031364 A JP H031364A JP 13478289 A JP13478289 A JP 13478289A JP 13478289 A JP13478289 A JP 13478289A JP H031364 A JPH031364 A JP H031364A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- fdd
- circuit
- latch
- state setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 208000017227 ADan amyloidosis Diseases 0.000 description 38
- 201000000194 ITM2B-related cerebral amyloid angiopathy 2 Diseases 0.000 description 38
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100452374 Mus musculus Ikbke gene Proteins 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気記憶装置の一種であるフレキシブルディス
クドライブ（以下ｒＦＤＤＪという）に関し、特にイン
タフェースを含む制御回路に関するものである。
クドライブ（以下ｒＦＤＤＪという）に関し、特にイン
タフェースを含む制御回路に関するものである。
従来、この種のＦＤＤは簡便かつ安価な補助記憶装置と
して種々のシステムに使用されているが、簡便な構造で
あるために制御上様々な規制がある。
して種々のシステムに使用されているが、簡便な構造で
あるために制御上様々な規制がある。
このため、上記システムでは、ＦＤＤの制御のためにＦ
ＤＣと呼ばれるディスクコントロールＬＳＩを用いるこ
とが一般的である。
ＤＣと呼ばれるディスクコントロールＬＳＩを用いるこ
とが一般的である。
このため今日では多くのＦＤＤとＦＤＣが存在するが、
互換性の観点からＦＤＤとＦＤＣとの間の信号のタイミ
ングおよびインタフェースの仕様はかなり統一されてき
ており、インタフェースは、複数のＦＤＤを並列に接続
し、特定の信号線を特定のＦＤＤに割り当てることによ
り、必要とするＦＤＤを選択する構造になっている。
互換性の観点からＦＤＤとＦＤＣとの間の信号のタイミ
ングおよびインタフェースの仕様はかなり統一されてき
ており、インタフェースは、複数のＦＤＤを並列に接続
し、特定の信号線を特定のＦＤＤに割り当てることによ
り、必要とするＦＤＤを選択する構造になっている。
一方、技術の進歩によりＦＤＤが出現した当初には存在
しなかった仕様のものも開発され、現在でも数種類の記
録方式の媒体が一般に普及しており、それらを１台のＦ
ＤＤで使用するために新たな信号線を設け、この信号線
によりＦＤＤの内部状態を設定することで種々の記録方
式に対応している。
しなかった仕様のものも開発され、現在でも数種類の記
録方式の媒体が一般に普及しており、それらを１台のＦ
ＤＤで使用するために新たな信号線を設け、この信号線
によりＦＤＤの内部状態を設定することで種々の記録方
式に対応している。
上述した従来のＦＤＤにおいては、１つのインタフェー
スに複数のＦＤＤを接続して異なる記録方式の媒体を扱
った場合、ＦＤＣの機能の制限およびインタフェースの
信号線数の制限により、すべてのＦＤＤが同一の状態に
設定される構造となっている。このため、例えば２種類
の異なった媒体間でデータを交換する場合、トラック密
度や媒体の回転速度等が異なっていた場合、切替えのた
めには通常のアクセスに比べて長い待ち時間やシーケン
スが必要となり、結果的にスループットの低いＦＤＤと
なってしまうという欠点があった。
スに複数のＦＤＤを接続して異なる記録方式の媒体を扱
った場合、ＦＤＣの機能の制限およびインタフェースの
信号線数の制限により、すべてのＦＤＤが同一の状態に
設定される構造となっている。このため、例えば２種類
の異なった媒体間でデータを交換する場合、トラック密
度や媒体の回転速度等が異なっていた場合、切替えのた
めには通常のアクセスに比べて長い待ち時間やシーケン
スが必要となり、結果的にスループットの低いＦＤＤと
なってしまうという欠点があった。
このような課題を解決するために本発明は、外部より状
態の設定を行なえるＦＤＤにおいて、ドライブ選択信号
とステップ信号とを入力とするゲート回路と、このゲー
ト回路の出力信号をランチ制御入力信号とし、ＦＤＤの
外部からくる状態設定信号をラッチ入力信号とするラン
チ回路とを設けるようにしたものである。
態の設定を行なえるＦＤＤにおいて、ドライブ選択信号
とステップ信号とを入力とするゲート回路と、このゲー
ト回路の出力信号をランチ制御入力信号とし、ＦＤＤの
外部からくる状態設定信号をラッチ入力信号とするラン
チ回路とを設けるようにしたものである。
〔作用〕
本発明によるＦＤＤの状態設定回路は、１つのインタフ
ェースに接続された複数のＦＤＤに対して別々の状態を
設定し得る。
ェースに接続された複数のＦＤＤに対して別々の状態を
設定し得る。
第１図は、本発明によるＦＤＤの状態設定回路の一実施
例を示す回路図である。ドライブ選択信号ａおよびステ
ップ信号すは、ゲート回路（本実施例ではオア回路）■
に入力され、ゲート回路１の出力信号Ｃはラッチ回路２
のラッチ制御入力に入力される。ランチ回路２はハイレ
ベルにより入力をホールドしているが、Ｄフリップフロ
ップ等によりエッヂを利用するものでも良い。ランチ人
力には状態設定信号ｄが入力される。なお、ｅはランチ
回路２の出力信号である。
例を示す回路図である。ドライブ選択信号ａおよびステ
ップ信号すは、ゲート回路（本実施例ではオア回路）■
に入力され、ゲート回路１の出力信号Ｃはラッチ回路２
のラッチ制御入力に入力される。ランチ回路２はハイレ
ベルにより入力をホールドしているが、Ｄフリップフロ
ップ等によりエッヂを利用するものでも良い。ランチ人
力には状態設定信号ｄが入力される。なお、ｅはランチ
回路２の出力信号である。
第２図は、第１図の回路の動作を説明するためのタイム
チャートである。同図（ａ）はドライブ選択信号を示し
、山）はステップ信号、（Ｃ）はゲート回路１の出力信
号、（ｄ）は状態設定信号、（Ｑ）はランチ回路２の出
力信号を示す。
チャートである。同図（ａ）はドライブ選択信号を示し
、山）はステップ信号、（Ｃ）はゲート回路１の出力信
号、（ｄ）は状態設定信号、（Ｑ）はランチ回路２の出
力信号を示す。
ＦＤＤでは目的のシリンダにヘッドを送るためにステッ
プ信号が用いられるが、−ｉにこの動作は、上位システ
ムのＣＰＵからＦＤＣに命令を送ることで行なわれる。
プ信号が用いられるが、−ｉにこの動作は、上位システ
ムのＣＰＵからＦＤＣに命令を送ることで行なわれる。
このときＦＤＣは、第２図に示されるように、まず目的
のドライブに対応するドライブ選択信号ａをアクティブ
（ローレベル）とし、次にステップ信号すとしてパルス
を与える。
のドライブに対応するドライブ選択信号ａをアクティブ
（ローレベル）とし、次にステップ信号すとしてパルス
を与える。
この操作は一毀のＦＤＤおよびＦＤＣに共通している。
このため、このパルスを与えるタイミングは予め上位装
置側で判断できるので、まず目的とするドライブに必要
な状態をインタフェースの状態設定信号ｄに設定した後
、目的のドライブに対してステップ動作を行なうことに
より、同一のインタフェースに接続された複数のＦＤＤ
に対して別々の状態を設定できる。
置側で判断できるので、まず目的とするドライブに必要
な状態をインタフェースの状態設定信号ｄに設定した後
、目的のドライブに対してステップ動作を行なうことに
より、同一のインタフェースに接続された複数のＦＤＤ
に対して別々の状態を設定できる。
また、上位装置側において第３図に示す回路を付加する
ことにより、−度上位装置が各ＦＤＤの状態設定を行な
えば、その後の通常の動作においてステップ動作毎に状
態設定を行なう必要がなくなる。第３図において、ドラ
イブ選択信号ａおよびステップ信号すはＦＤＣ３より送
出され、ドライブ選択信号ａがローレベルの場合は信号
ａの出力線に接続されたＦＤＤが選択され、ハイレベル
の場合は信号ａ′の出力線に接続されたＦＤＤが選択さ
れる。信号ａで選択されるＦＤＤの状態設定信号ｆおよ
び信号ａ′で選択されるＦＤＤの状態設定信号ｇはＦＤ
Ｃ外の１１０回路より送出され、セレクタ回路４の被選
択入力に入力され、選択制御入力にはドライブ選択信号
ａが入力される。
ことにより、−度上位装置が各ＦＤＤの状態設定を行な
えば、その後の通常の動作においてステップ動作毎に状
態設定を行なう必要がなくなる。第３図において、ドラ
イブ選択信号ａおよびステップ信号すはＦＤＣ３より送
出され、ドライブ選択信号ａがローレベルの場合は信号
ａの出力線に接続されたＦＤＤが選択され、ハイレベル
の場合は信号ａ′の出力線に接続されたＦＤＤが選択さ
れる。信号ａで選択されるＦＤＤの状態設定信号ｆおよ
び信号ａ′で選択されるＦＤＤの状態設定信号ｇはＦＤ
Ｃ外の１１０回路より送出され、セレクタ回路４の被選
択入力に入力され、選択制御入力にはドライブ選択信号
ａが入力される。
次に、第４図のタイムチャートを用いて第３図の回路の
動作を説明する。まず各ＦＤＤの状態設定信号ｆおよび
ｇ（第４図（ａｌ、 （ｂ））を設定した後、ドライブ
選択信号ａ （第４図（Ｃ））で選択されるＦＤＤに対
しステップ動作を行なうと、前述のようにドライブ選択
信号ａはローレベルになる。このとき同時にセレクタ回
路４は信号ａで選択されるＦＤＤの状態設定信号ｆを選
択し、状態設定信号ｄ（第４図（ｅ））として出力する
。同様に状態設定信号ａ′ （第４図（ｄ））で選択さ
れるＦＤＤに対してステップ動作を行なう時には信号ｇ
が選択されて信号ｄとして出力されるため、２つのＦＤ
Ｄには別々の状態が同時に設定されていることが可能と
なる。なお、第４図（ｆ）はステップ信号す、（ｇ）は
ラッチ回路２の出力信号ｅを示す。
動作を説明する。まず各ＦＤＤの状態設定信号ｆおよび
ｇ（第４図（ａｌ、 （ｂ））を設定した後、ドライブ
選択信号ａ （第４図（Ｃ））で選択されるＦＤＤに対
しステップ動作を行なうと、前述のようにドライブ選択
信号ａはローレベルになる。このとき同時にセレクタ回
路４は信号ａで選択されるＦＤＤの状態設定信号ｆを選
択し、状態設定信号ｄ（第４図（ｅ））として出力する
。同様に状態設定信号ａ′ （第４図（ｄ））で選択さ
れるＦＤＤに対してステップ動作を行なう時には信号ｇ
が選択されて信号ｄとして出力されるため、２つのＦＤ
Ｄには別々の状態が同時に設定されていることが可能と
なる。なお、第４図（ｆ）はステップ信号す、（ｇ）は
ラッチ回路２の出力信号ｅを示す。
以上説明したように本発明は、ドライブ選択信号とステ
ップ信号とを入力とするゲート回路と、このゲート回路
の出力信号をラッチ制御人力信号とし、ＦＤＤの外部か
らくる状態設定信号をラッチ入力信号とするランチ回路
とを設けたことにより、１つのインタフェースに接続さ
れた複数のＦＤＤに対して別々の状態を設定できること
が可能となり、従来は必要であった状態切替え時の待ち
時間を省けるので、結果的にスループットの高い高性能
なＦＤＤを提供できる効果がある。
ップ信号とを入力とするゲート回路と、このゲート回路
の出力信号をラッチ制御人力信号とし、ＦＤＤの外部か
らくる状態設定信号をラッチ入力信号とするランチ回路
とを設けたことにより、１つのインタフェースに接続さ
れた複数のＦＤＤに対して別々の状態を設定できること
が可能となり、従来は必要であった状態切替え時の待ち
時間を省けるので、結果的にスループットの高い高性能
なＦＤＤを提供できる効果がある。
第１図は本発明によるＦＤＤの状態設定回路の一実施例
を示す回路図、第２図は第１図の回路の動作を説明する
ためのタイムチャート、第３図は第１図の回路に対応す
る上位装置の回路を示す回路図、第４図は第３図の回路
の動作を説明するためのタイムチャートである。 １・・・ゲート回路、２・・・ランチ回路。 （ｅ） １ 層
を示す回路図、第２図は第１図の回路の動作を説明する
ためのタイムチャート、第３図は第１図の回路に対応す
る上位装置の回路を示す回路図、第４図は第３図の回路
の動作を説明するためのタイムチャートである。 １・・・ゲート回路、２・・・ランチ回路。 （ｅ） １ 層
Claims (1)
- 外部より状態の設定を行なえるＦＤＤにおいて、ドライ
ブ選択信号とステップ信号とを入力とするゲート回路と
、このゲート回路の出力信号をラッチ制御入力信号とし
、ＦＤＤの外部からくる状態設定信号をラッチ入力信号
とするラッチ回路とを備えたことを特徴とするＦＤＤの
状態設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134782A JP2707723B2 (ja) | 1989-05-30 | 1989-05-30 | Ｆｄｄの状態設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134782A JP2707723B2 (ja) | 1989-05-30 | 1989-05-30 | Ｆｄｄの状態設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH031364A true JPH031364A (ja) | 1991-01-08 |
| JP2707723B2 JP2707723B2 (ja) | 1998-02-04 |
Family
ID=15136428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1134782A Expired - Lifetime JP2707723B2 (ja) | 1989-05-30 | 1989-05-30 | Ｆｄｄの状態設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707723B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119068A (ja) * | 1982-01-06 | 1983-07-15 | Matsushita Electric Ind Co Ltd | フロツピ−デイスクドライバ−の制御装置 |
| JPS629426A (ja) * | 1985-07-05 | 1987-01-17 | Nec Corp | フロツピ−デイスク装置の制御方式 |
| JPH02239467A (ja) * | 1989-03-13 | 1990-09-21 | Gunma Nippon Denki Kk | 記録密度切替回路 |
-
1989
- 1989-05-30 JP JP1134782A patent/JP2707723B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119068A (ja) * | 1982-01-06 | 1983-07-15 | Matsushita Electric Ind Co Ltd | フロツピ−デイスクドライバ−の制御装置 |
| JPS629426A (ja) * | 1985-07-05 | 1987-01-17 | Nec Corp | フロツピ−デイスク装置の制御方式 |
| JPH02239467A (ja) * | 1989-03-13 | 1990-09-21 | Gunma Nippon Denki Kk | 記録密度切替回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2707723B2 (ja) | 1998-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001521246A (ja) | 異なる周波数で動作するバス間でやりとりされるバッファリングデータ | |
| US4330824A (en) | Universal arrangement for the exchange of data between the memories and the processing devices of a computer | |
| US6292852B1 (en) | High-performance multiple-media duplicating system | |
| JPH031364A (ja) | Ｆｄｄの状態設定回路 | |
| JPS62274448A (ja) | 入出力装置の制御方式 | |
| JPH0412497B2 (ja) | ||
| JPH01309117A (ja) | 磁気デイスク装置 | |
| WO1989000313A1 (en) | Fast-tag transfer improvement | |
| JPH06202894A (ja) | 共有メモリ制御回路 | |
| JP2002032233A (ja) | マルチスレッドシステムにおけるデータｉ／ｏ処理方法 | |
| JPH0375895B2 (ja) | ||
| JP2710483B2 (ja) | 半導体集積回路 | |
| JPS5979365A (ja) | ヒストリメモリ制御方式 | |
| JPS6167124A (ja) | 磁気デイスク制御装置 | |
| JPH03156657A (ja) | データ転送装置 | |
| JPH10171670A (ja) | タスク切り替え装置及びタスク切り替えプログラムを記録した媒体 | |
| JPH0283613A (ja) | 磁気ディスク回転待ち時間削減処理装置 | |
| JPS62196729A (ja) | マイクロプログラムロ−ド方式 | |
| JPS59225430A (ja) | チヤネル処理装置 | |
| JPS6389921A (ja) | 磁気デイスク装置 | |
| JPH0261741A (ja) | 集積回路装置 | |
| JPS58151647A (ja) | コンソ−ルパネルにおける入力制御方式 | |
| JPH0520250A (ja) | データ処理装置 | |
| JPH10326155A (ja) | タイムスロット生成装置及びその動作確認方法 | |
| JPH0668015A (ja) | アサイン情報保持回路 |