JPH03136158A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野］ 本発明は、共有バスに複数の演算処理モジュールが接続
されているマルチプロセッサシステムに関するものであ
る。

［従来の技術］ 従来、複合交換機システムとして、全体としての処理能
力を高めるように、複数の回線制御部がそれぞれマイク
ロプロセッサを備えて構成されているもの、すなわちマ
ルチプロセッサシステムで構成されているものがある。

第２図にががるシステム例を示す。

第２図において、メインプロセッサモジュール２、共有
メモリモジュール３、及び、２次記憶モジュールとして
の磁気ディスク装置４が共有バス５に接続されて、また
、複数の入出カプロセッサモジュール６ａ〜６ｎが共有
バス５に接続されてかかるシステム１が構成されている
。

各入出カプロセッサモジュール６ａ〜６ｎは、モジュー
ル６ａについて詳細に示すように構成されている。モジ
ュールの内部共有バス７には、演算処理モジュールとし
ての複数の回線制御部８ａ〜８ｍが接続されている。共
有バス５及び内部共有バス７は、バスの調停やデータの
授受等を行なうバスインタフェース制御部９を介して接
続されるようになされている。

各回線制御部８ａ〜８ｍは、電源投入時に、メインプロ
セッサモジュール２から出力されるリセット信号で初期
化されるものであり、これら回線制御部８ａ〜８ｍの初
期化によって始めてシステム全体が動作状態に立ち上が
るようになされている。

また、回線制御部８ａ〜８ｍにおいては、初期化されて
動作状態に立ち上がる際に、共有メモリモジュール３（
又は磁気ディスク装置４）に格納されている動作プログ
ラム等がローディング（■ＰＬ）されるようになされて
おり、これ以降、この動作プログラム等に基づいて通常
の回線制御動作を行なうようになされている。

回線制御部８ａ〜８ｍは、ある回線制御部８ｉ（ｉは８
〜ｍ）について、第３図に示すように、回線制御部内マ
イクロプロセッサ１０、ＲＡＭ構成のローカルメモリ１
１、ＤＭＡＣ回路構成のデータ転送制御部１２、回線イ
ンタフェース部１３及び不揮発性ＲＯＭ構成の立上げプ
ログラム用メモリ１４が内部のバス１５に接続されて構
成されている。回線インタフェース部１３は、例えば回
線Ｌ１〜Ｌｘを監視してモデム信号を入出力すると共に
、回線Ｌ１〜Ｌｘと授受するデータをシリアル／パラレ
ル変換又はパラレル／シリアル変換するものである。

ローカルメモリ１１は、回線Ｌ１〜Ｌｘを介して入出力
されるデータを一時蓄積すると共に、マイクロプロセッ
サ１０の動作プログラムや制御情報等を格納するもので
ある。

データ転送制御部１２は、ダイレクトメモリアクセス（
ＤＭＡ）の手法を用いて共有メモリモジュール３又は他
の回線制御部８８〜８ｍ（８ｉは除く）のローカルメモ
リ１．１との間でデータを転送するものである。

立上げプログラム用メモリー４は、動作状態に立ち上げ
る際の初期化プログラム、初期診断プログラム及びデー
タ転送制御部１２の初期転送制御プログラム（以下、こ
れらをまとめて立上げプログラムと呼ぶ）が固定的に格
納されているものであり、電源が投入されてリセット信
号が当該回線制御部に与えられてリセットされた直後に
、マイクロプロセッサー−０やデータ転送制御部１２に
よってその格納プログラムが実行されるものである。

このような初期か動作を通じて共有メモリモジュール３
（又は磁気ディスク装置４）から動作プログラムがロー
カルメモリー１にロードされて動作状態に立ち上げるよ
うになされている。

初期化状態及び通常の動作状態において、内部共有バス
７及び内部バス１５間のインタフェースを制御するバス
インタフェース制御部１６は、第３図に示すように、ア
ドレス一致検出部２０、タイミング制御部２１、アドレ
ス変換回路２２、データバッファ回路２３、アドレスレ
ジスタ回路２４、ライトレジスタ回路２５及びリードレ
ジスタ回路２６とから構成されており、以下のように動
作する。

バスインタフェース制御部１，６においては、内部共有
バス７に出力されたアドレスをアドレス−致検出部２０
で受け、当該回線制御部８１に割り当てられたアドレス
と一致するか否かが判断される。

なお、第４図に示すように、共有バス５及び内部共有バ
ス７上において、各回線制御部内のローカルメモリー１
のアドレス領域は、各入出カプロセッサモジュール６ａ
〜６ｎの各回線制御部８ａ〜８ｍで異なるアドレス領域
ＬＭａａ、ＬＭａｂ、・・・ＬＭｎｍが割り当てられる
ようになされており、共有メモリモジュール３のアドレ
ス領域ＣＭはこれらのアドレス領域ＬＭａａ、ＬＭａｂ
、・・・ＬＭｎｍとも異なるように割り当てられている
。

アドレス一致検出部２０は上述の判断の結果−致結果を
得ると、タイミング制御部２１に制御信号を送出してア
ドレス変換回路２２及びデータバッファ回路２３を立ち
上げた後、内部共有バス７にアクセス要求信号を送出す
る。

これによって、メインプロセッサモジュール２又は他の
回線制御部から送出されたデータが内部共有バス７を介
して当該回線制御部８１に取り込まれ得るようになって
いる。

すなわち、アドレス変換回路２２は、共有バス５．７上
て゛ローカルメモリ１１に即■当てられたアドレスを当
該回線制御部８１内で割り当てられたアドレスに変換し
て内部バス１５に出力し、変換されたアドレスに基づい
て、内部共有バス７から与えられた所定のデータをデー
タバッファ回路２３を介して内部バス１５に受けるよう
になされている。

これに対して、ある回線制御部が共有メモリモジュール
３又は他の回線制御部のローカルメモリ（１１）をアク
セスする場合には、タイミング制御部２１が起動されて
アドレスレジスタ回路２４及びデータバッファ回路２３
が動作状態に立ち上げられ、これらアドレスレジスタ回
路２４及びデータバッファ回路２３を介して内部共有バ
ス７が、ひいては、共有メモリモジュール３又は他の回
線制御部のローカルメモリ（１１）がアクセスされる。

ここで、ライトレジスタ回路２５及びリードレジスタ回
路２６は、メインプロセッサモジュール２及び回線制御
部内マイクロプロセッサ１０間でデータを転送する際に
用いられものである。メインプロセッサモジュール２か
ら送出されたデータはライトレジスタ回路２５に、また
、マイクロプロセッサ１０から送出されたデータはリー
ドレジスタ回路２６に一旦格納されて処理されるように
なされている。

かくして、バスインタフェース制御部１６を介して内部
共有バス７及び内部バス１５間でデータを転送し得るよ
うになされ、これにより動作プログラムに加えて所望の
データを回線Ｌ１〜Ｌｘを介して入出力し得ると共に、
ローカルメモリ１１に格納し得るようになされている。

共有バスラ及び内部共有バス７間のインタフェース制御
を行なうバスインタフェース制御部９は、第５図に示す
ように、バスインタフェース制御部１６とほぼ同一の構
成を有し、すなわち、アドレス一致検出部３０、タイミ
ング制御部３１、アドレス変換回路３２、データバッフ
ァ回路３３、アドレスレジスタ回路３４、ライトレジス
タ回Ｂ３５及びリードレジスタ回路３６とから構成され
ており、共有バス５及び内部共有バス７間でのデータ転
送を制御するようになされている。かかる動作について
は、その説明を省略する。

かくして、メインプロセッサモジュール２からリセット
ライン１７を介してリセット信号が各回線制御部８ａ〜
８ｍに与えられ、各回線制御部８ａ〜８ｍがリセットし
た後それぞれ立ち上がる際には、立上げプログラム用メ
モリー４の初期化プログラム、初期診断プログラムが実
行された後、共有メモリモジュール３又は磁気ディスク
装置４に格納された動作プログラムがダイレクトメモリ
アクセスの手法を用いてローカルメモリー１にローディ
ングされ、これにより各回線制御部８ａ〜８ｍが動作状
態に立ち上がる。

［発明が解決しようとする課題］ ところで、従来の複合交換機システムにおいては、各回
線制御部８ａ〜８ｍにそれぞれ、初期診断プログラム等
を格納しているＲＯＭ構成の立上げプログラム用メモリ
１４を重複して配置している。システム規模が大きい場
合には、かかる重複配置のために占有される面積や空間
が大きくなり、構成上の大型化や複雑化が問題となって
いた。

このような問題は、演算処理モジュールが回線制御部で
ある複合交換機システムだけでなく、広くマルチプロセ
ッサシステム全般に生じているものである。

本発明は、以上の点を考慮してなされたものであり、各
演算処理モジュール毎に必要であった立上げプログラム
用メモリの重複を避けた、簡易な構成のマルチプロセッ
サシステムを提供しようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、ローカ
ルメモリを有する複数の演算処理モジュー０ ルを、共有バスで接続しているマルチプロセッサシステ
ムについて、そのリセット時の処理構成を以下のように
した。

すなわち、少なくとも１個の演算処理モジュールを主た
る演算処理モジュールとし、この主たる演算処理モジュ
ールに、立上げプログラムを格納する記憶手段と、従た
る他の演算処理モジュールにリセット信号を送出するリ
セッ１〜信号送出手段とを設けた。そして、他の演算処
理モジュールにリセット信号を与えてリセットさせてい
る際に、記憶手段に格納された立上げプログラムを、他
の演算処理モジュールのローカルメモリに転送し、転送
終了後にリセット状態を解除して立上げプログラムを実
行させるようにした。

［作用］ 従たる演算処理モジュールの立上げプログラムをも、主
たる演算処理モジュールに格納しておく。

リセット時には、主たる演算処理モジュールから従たる
演算処理モジュールにリセット信号を与えてリセット中
とさせると共に記憶手段に格納され１− ている立上げプログラムを従たる演算処理モジュールに
与えてそのローカルメモリに格納させる。

これにより、リセット状態が解除されたときには従たる
演算処理モジュールでは、ローカルメモリに格納された
立上げプログラムに従い、立上げ動作を実行する。

［実施例］ 以下、本発明を複合交換機システムに適用した一実施例
を図面を参照しながら詳述する。

ここで、第１図はこの実施例による入出カプロセッサモ
ジュールを示すブロック図、第６図はその主回線制御部
のバスインタフェース制御部を示すブロック図、第７図
はその動作の説明に供する信号波形図、第８図は側回線
制御部のバスインタフェース制御部を示すブロック図、
第９図及び第１０図はリセット動作の説明に供するブロ
ック図である。

第３図との対応部分に同一符号を付した第１図に示すよ
うに、この実施例における各入出カプロセッサモジュー
ル４０は、従来の入出力プロセラ２ サモジュール（６ａ〜６１））とは異なって、内部共有
バス７に、１個の主回線制御部４１と複数の側回線制御
部４２ａ〜４２ｐとが接続されて構成されている。

主回線制御部４１は、従来の回線制御部と同様な構成の
回線制御部内マイクロプロセッサ１０、ローカルメモリ
１１、データ転送制御部１２及び回線インタフェース部
１３を備えると共に、従来の回線制御部とは異なる構成
のバスインタフェース制御部４３及びＲＯＭ１ｌ成の立
上げプログラム用メモリ４８を備える。

バスインタフェース制御部４３は、第６図に示すように
、従来の回線制御部のバスインタフェース制御部と以下
の点が構成上界なる。すなわち、リセット制御回路４５
及びオア回路５０が新たに設けられており、タイミング
制御を行なうタイミング制御部４７の内部構成が変更さ
れている。かかる相違については、後述の動作説明で明
らかにする。立上げプログラム用メモリ４８には、デー
タ転送制御部１２の制御プログラム、初期化プロ３ ダラム及び初期診断プログラムの他に、データ転送制御
部１２を制御してこれらのプログラムデータを送出する
データ転送プログラム（すなわちダイレクトメモリアク
セスの手法でデータ転送する処理プログラムでなる）が
格納されている。

上述した各側回線制御部４２ａ〜４２ｐは、従来の回線
制御部と同様な構成の回線制御部内マイクロプロセッサ
１０、ローカルメモリ１１、デ−タ転送制御部１２及び
回線インタフェース部１３を備えると共に、従来の回線
制御部とは異なる構成のバスインタフェース制御部５２
を備える。この実施例の各側回線制御部４２ａ〜４２ｐ
には、従来の回線制御部とは異なって立上げプログラム
用メモリは設けられていない。

バスインタフェース制御部５２は、第８図に示すように
、従来の回線制御部のバスインタフェース制御部と以下
の点が構成上界なる。すなわち、オア回路５６が新たに
設けられ、タイミング制御を行なうタイミング制御部５
４の内部構成が変更されている。かかる相違については
、後述の動作４ 説明で明らかにする。

次に、以上の構成を有する実施例の動作を説明する。

電源立上げ時、第１のリセット信号Ｒａ（第７図（Ａ）
）が共有バス５、バスインタフェース制御部９及び内部
共有バス７を介してバスインタフェース制御部４３に入
力される。このとき、リセット制御回路４５は第２のリ
セット信号Ｒｂ（第７図（Ｂ））及び第３のリセット信
号Ｒｃ（第７図（Ｃ））を出力する。第２のリセット信
号Ｒｂ及び第３のリセット信号Ｒｅは、タイミング制御
部４７に入力され、第３のリセット信号Ｒｃは、このタ
イミング制御部４７を介して内部バス１５に出力される
。同時に、第２のリセット信号Ｒｂは内部共有バス７の
リセットラインを介して側回線制御部４２ａ〜４２ｐ内
のバスインタフェース制御部５２に入力される。

バスインタフェース制御部５２内のタイミング制御部５
４にリセット信号Ｒｂが入力されると、このリセット信
号Ｒｂは側回線制御部の内部バス５ １５に出力される（第８図参照）。このときには、全て
の回線制御部４１．４２ａ〜４２ｐにリセット信号Ｒｂ
及びＲｃに与えられるので、第７図に示す期間Ｔ１のよ
うにシステム全体がリセット状態Ａとなる。この状態Ａ
を図示すると、第９図に示すようになる。なお、第９図
において斜線ブロックがリセット中の構成要素を示す。

やがて、第１のリセット信号Ｒａが解除されると、主回
線制御部４１のバスインタフェース制御部４３における
タイミング制御部４７が第７図の期間Ｔ２に示す状態Ｂ
へ遷移する。このとき、第３のリセット信号Ｒｃも解除
されるため、主回線制御部４１のマイクロプロセッサ１
０、データ転送制御部１２及び回線インタフェース部１
３のリセットが解除され、主回線制御部４１は動作を開
女合する。

この開始により、マイクロプロセッサ１０が、立上げプ
ログラム用メモリ４８の格納プログラムに基づいて主回
線制御部内のデータ転送制御部１２に起動をかけ、メモ
リ４８の格納内容を全ての６ 側回線制御部４２ａ〜４２ｐ内のローカルメモリ（１１
）へ同時にＤＭＡ転送する。この転送状態Ｂを第１０図
に示す。なお、この状態Ｂにおいても各側回線制御部４
２ａ〜４２ｐのマイクロプロセッサ１０、データ転送制
御部１．２及び回線インタフェース部１３は、第２のリ
セット信号Ｒｂがリセット状態を指示しているのでリセ
ット中となっている。

かかる転送が終了すると、主回線制御部４１内のリセッ
ト制御回路４５が第２のリセット信号Ｒｂを解除する。

以後は、従来と同様に、各回線制御部４２ａ〜４２ｐの
マイクロプロセッサ１０が転送されたプログラムに基づ
いて初期診断及びＩＰＬを開始する。

従って、上述の実施例によれば、動作状態に立ち上げる
ための立上げプログラムを、１つの回線制御部４１内の
メモリ４８だけに格納し、リセット動作中にＤＭＡ方法
を用いて他の回線制御部４２ａ〜４２ｐに転送するよう
にしたので、全体と７ してのメモリ数が少なくなっている簡易な構成でシステ
ム全体を動作状態に立ち上げることができる。

すなわち、重複したメモリを省略し得、その分全体とし
て簡易な構成の複合変換システムを得ることができる。

上述の実施例によれば、各入出カプロセッサモジュール
毎に１個の立上げプログラム用メモリを設けるようにし
たので、接続回線の増加によって、各入出カプロセッサ
モジュールを増加変更させる場合にも、容易に応じられ
るシステム構成となっている。

なお、上述の実施例においては、２つの共有バス５及び
７を備えた複合交換機システムに本発明を適用した場合
について述べたが、本発明はこれに限らず、１つの共有
バスでマルチプロセッサシステムを構成するようになさ
れたものに広く適用することができ、対象も複合交換機
システムに限定されない。

［発明の効果コ ８ 以上のように、本発明によれば、リセット時には、少な
くとも１つの演算処理モジュールから他の全ての演算処
理モジュールに立上げプログラムを転送させ、リセット
解除後にそのプログラムを実行させることにしたので、
重複したメモリを省略して、複数の演算処理モジュール
を立ち上げることができ、その分会体として簡易な構成
のマルチプロセッサシステムを得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の入出カプロセッサモジュー
ルを示すブロック図、第２図は従来の複合交換機システ
ムを示すブロック図、第３図は従来の回線制御部を示す
ブロック図、第４図はアドレス領域割付けを示す路線図
、第５図は従来の共有バス及び内部共有バスに係るバス
インタフェース制御部を示すブロック図、第６図は上記
実施例の主回線制御部内のバスインタフェース制御部を
示すブロック図、第７図はその動作の説明に供するタイ
ミングチャート、第８図は上記実施例の側回線制御部内
のバスインタフェース制御部を示す９ ブロック図、第９図及び第１０図は上記実施例のリセッ
ト動作の説明に供するブロック図である。 １・・・複合交換機システム、３・・・共有メモリモジ
ュール、４・・・磁気ディスク装置、９．４３．５２・
・・バスインタフェース制御部、１１・・・ローカルメ
モリ、４１．４２ａ〜４２ｐ・・・回線制御部、４８・
・・立上げプログラム用メモリ。 ０

Claims (1)

1. 【特許請求の範囲】 　ローカルメモリを有する複数の演算処理モジュールを
   、共有バスで接続しているマルチプロセッサシステムに
   おいて、 少なくとも１個の上記演算処理モジュールを主たる演算
   処理モジュールとし、この主たる演算処理モジュールに
   、立上げプログラムを格納する記憶手段と、従たる他の
   上記演算処理モジュールにリセット信号を送出するリセ
   ット信号送出手段とを設け、 他の上記演算処理モジュールに上記リセット信号を与え
   てリセットさせている状態で、上記記憶手段に格納され
   た立上げプログラムを、他の上記演算処理モジュールの
   上記ローカルメモリに転送し、転送終了後にリセット状
   態を解除させて立上げプログラムを実行させるようにし
   たことを特徴とするマルチプロセッサシステム。