JPH03128571A - データ速度変換装置 - Google Patents

データ速度変換装置

Info

Publication number
JPH03128571A
JPH03128571A JP1267652A JP26765289A JPH03128571A JP H03128571 A JPH03128571 A JP H03128571A JP 1267652 A JP1267652 A JP 1267652A JP 26765289 A JP26765289 A JP 26765289A JP H03128571 A JPH03128571 A JP H03128571A
Authority
JP
Japan
Prior art keywords
communication control
serial data
data
input
control lsi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1267652A
Other languages
English (en)
Inventor
Yoshiki Nagaura
芳樹 長浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP1267652A priority Critical patent/JPH03128571A/ja
Publication of JPH03128571A publication Critical patent/JPH03128571A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Storing Facsimile Image Data (AREA)
  • Facsimile Transmission Control (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明はデータ速度変換装置に関し、詳細にはファクシ
ミリ装置等HDLC手順を用いる通信端末のデータ速度
変換装置に関する。
(従来の技術) HDLC手順でデータ通信する通信端末、例えば、フア
ツジξり装置では、第3図に示すように、通信制御LS
IIを用いて入力直列データRXDをクロックRXCに
同期して取り込み、並列データに変換処理している。
この通信制御t、stでは、入力直列データRXDの1
フレームの変換処理が終わると、CPU(Centra
l Processing Unit) 2に割り込み
信号INTを出して変換データを出力し、CPU2はデ
ータを受は取ると、次のフレームを受信するために通信
制御LSIIに制御命令を出す。通信制御LSIIはC
PU2からの制御命令を受けると、入力直列データRX
Dの次のフレームの変換処理を行う。この入力直列デー
タRXDは、フレームと、フレームに続く同期を取るた
めの所定のフラグ(同期パターン)と、で構成されてお
り、フレーム間の間隔は高速通信時には短く、低速通信
時には長くなる。また、HDLC手順の通信では直列デ
ーターRXDとともにクロック信号(受信クロック信号
)RXCが送信されてくるが、通信制御LST1はこの
受信クロック信号RXCに同期して直列データの受信を
行う。
(発明が解決しようとする課題) しかしながら、このような従来の通信端末にあっては、
入力直列データを直接通信制御LSIに入れていたため
、高速通信時に直列データの欠落が生じることがある。
すなわち、通信制′aLSIが1つのフレームの変換処
理を終了すると、CPUは制御命令を通信制御LSIに
書き込む必要があるが、この制御命令を書き込む時間は
1つのフレームの変換処理が終了して次のフレームが通
信制御LSIに書き込まれて保持されている間に行う必
要がある。ところが、通常、通信制御LSIのFIF○
メそりは2〜3バイトであるため、高速通信時には、C
PUの仕事量との関係からこの時間内に制御命令を通信
制御LSIに書き込むことが困難なことがある。その結
果、次フレームのデータが欠落することがあった。
この場合、フレーム終結時に通信制111LSIへのク
ロック信号を停止することも考えられるが、次フレーム
の受信準備が完了しないうちにデータを受信し、データ
の欠落を防止することができない。
なお、上記問題を解決するために、例えば、特開昭57
−13542号公報や特開昭57−13543号公報に
記載されているデータ速度変換器を応用し、FIFOメ
モリを複数組み合わせて処理速度の向上を図ることも考
えられるが、高価なFIFOメモリを使用するため、デ
ータ速度変換装置ひいては通信端末が高価になるという
問題が生じる。
(発明の目的) そこで、本発明は、入力直列データのフレーム終結を検
出すると、そのフレームに所定のフラグを付加して通信
制御LSIに入力し、通信制′4′BLSIで変換処理
を行ってCPUから制御命令が書き込まれるまでの間の
入力直列データを蓄積メモリに蓄積し、通信制御LSI
の次フレームの受信準備が完了すると、蓄積メモリのデ
ータを高速で通信制御LSIに入力することにより、通
信制御LSIへ入力される直列データのフレーム間の時
間を通信制御LSIの準備時間だけ長くするとともに、
その間に蓄積メモリに蓄積した入力直列データを高速で
通信制御LSIに出力して、高価なFIFOメモリを使
用することなく、直列データの欠落を防止するとともに
、高速通信を可能にすることを目的としている。
(発明が解決しようとする課題) 本発明は上記目的を達成するため、FIFOメモリを備
えHDLC手順により入力される直列データを並列デー
タに変換処理する通信制御LSIに入力される直列デー
タのデータ速度を変換するデータ速度変換装置であって
、該入力直列データのフレーム終結を検出するフレーム
終結検出手段と、フレーム終結検出手段がフレーム終結
を検出すると該直列データに所定のフラグを付加して通
信制御LSIに人力するフラグ付加手段と、該フラグ付
加手段によりフラグを付加している期間に入力される入
力直列データを蓄積する蓄積メモリと、フレーム終結手
段が検出したフレームの処理が通信制御LSIで終了す
ると該蓄積メモリ内の入力直列データを所定の高速クロ
ックタイミングで通信制御LSIに出力するクロック制
御手段と、を備えたことを特徴とするものである。
第1.2図は本発明の一実施例を示す図であり、ファク
シミリ装置の通信制御LSIに適用したものである。
第1図はデータ速度変換装置11を示す図であり、デー
タ速度変換装置11はセレクタ12.13、シフトレジ
スタ14.15、フラグパターン発生器16、蓄積メモ
リ17、フラグ検出回路18およびクロック制御部19
を備えている。
データ速度変換装置11には直列データRXDおよび受
信クロックRXCが入力されており、直列データRXD
はセレクタ12のA入力端子およびシフトレジスタ15
に、受信クロックRXCはセレクタ13のA入力端子、
シフトレジスタ15およびクロック制御部19に入力さ
れる。直列データRXDは相手ファクシミリ装置から送
られてくるデータであり、HDLC手順によるフレーム
と、フレームに続くフラグ(同期パターン)と、で構成
されている。また、受信クロックRXCは相手ファクシ
ミリ装置のモデムから送られてくる同期クロックである
セレクタ12はA入力端子とB入力端子を有し、クロッ
ク制御部19からの選択信号により再入力端子からの人
力を選択して通信制4i1LSI20に出力する。セレ
クタ12のB入力端子にはシフトレジスタ14からのデ
ータが入力され、シフトレジスタ14にはフラグパター
ン発生器16からの7ラグデータと蓄積メモリ17から
のデータが択一的に入力される。フラグパターン発生器
16はクロック制御部工9からの駆動信号に従って駆動
し、所定のフラグ(同期パターン〉を発生する。フラグ
パターン発生器16から出力されたフラグデータはシフ
トレジスタ14およびセレクタ12を介して通信制御L
SI20に入力される。蓄積メモリ17は所定容量、例
えば、8KBを有し、蓄積メモリ17にはシフトレジス
タ15からのデータが書き込まれる。蓄積メモリ17に
書き込まれたデータはクロック制御部19からの命令に
従ってシフトレジスタ14に出力される。
シフトレジスタ15には直列データRXDが順次入力さ
れ、シフトレジスタ15に入力されるデータのフレーム
はフラグ検出回路18により検出される。
すなわち、フラグ検出回路18は直列データRXDのフ
ラグを検出し、クロック制御部19に検出結果を出力す
る。クロック制御部19はフラグ検出回路18の検出結
果および受信クロックRXCに基づいて直列データRX
Dのフレーム終結を判断し、セレクタ12.13の切り
換え、フラグパターン発生器16の駆動およびシフトレ
ジスタ14、蓄積メモリ17の作動゛をクロック信号の
出力により制御する。クロック制御部19にはファクシ
ミリ装置のCP U21からスタート信号5TARTお
よびイネーブル信号ENABLEが入力されており、ク
ロックH8部19はこのCP U21からの信号により
その動作状態が制御される。
セレクタ13はA入力端子とB入力端子を有しており、
A入力端子には受信クロックRXCが、B入力端子には
クロック制御部19からの高速クロックHCが入力され
ている。セレクタ13はクロック制御部19の制御下で
再入力端子からのクロックを選択的に切り換えて通信制
御LSI20に出力する。
通信制御LSI20はFIFOメモリを有し、セレクタ
12から入力される直列データ、特に、フレームのデー
タをセレクタ13から人力されるクロックに同期して並
列データに変換してCP U21に出力する。このとき
、通信制御LSI20はCP U21に割込信号INT
を出力し、CP U21は割込信号INTが入力される
と、並列データを受は取って処理した後、通信制御LS
I20に制御命令を出力する。通信制mLSI20は制
御命令を受は取ると、次の直列データRXDを受信して
変換処理を開始する。
次に、作用を第2図のフローチャートに基づいて説明す
る。
クロック制御部19はCPU21からのイネーブル信号
ENABLEがオンになると(ステップSt)、セレク
タ12およびセレクタ13をA入力端子側にセットしく
ステップSt、S、)、直列データRXDおよび受信ク
ロックRXCをセレクタ12およびセレクタ13を介し
て通信制御LSI20に入力させる。この状態で通信制
御LSr20は受信クロックRXCに同期して直列デー
タRXDを受信し、直。
並列変換を行う。このときシフトレジスタ15には直列
データRXDが順次入力され、シフトレジスタ15に入
力される直列データRXDのフラグをフラグ検出回路1
8で検出する。フラグ検出回路18がフレーム終結のフ
ラグを検出すると(ステップS4)、クロック制御部1
9はセレクタ12およびセレクタ13をB入力端子側に
切り換え(ステップS6、S6)、フラグパターン発生
器16を駆動してフラグデータをシフトレジスタ14に
格納する(ステンプS?)。シフトレジスタ14に格納
されたフラグデータはクロック制御部19の内部クロッ
クにより通信制御LSI20に入力され、同期パターン
として使用される(ステップSa)。この間通信制御L
SI20は直列データRXDの直並列変換処理を実行し
、シフトレジスタ15には検出したフラグ以降の直列デ
ータRXDが順次入力されて蓄積メモリ17に蓄積され
る。このフラグ以降の直列データRXDとしては次のフ
レームまでの間フラグや次のフレームが連続する。とこ
ろがシフトレジスタ15に入力される直列データRXD
のフラグデータが2つ以上あるときには、それらを全て
蓄積メモリ17に蓄積すると、蓄積メモリ17を無駄に
使用することになるため、フラグが2以上連続するかチ
エ7りしくステップS9)、2つ目以降のフラグデータ
は捨てる(ステップS、。)。次に、クロック制御部1
9はCP U21からスタート信号5TARTが入力さ
れるかチエツクしくステップS、、)、スタート信号5
TARTが入力されないときには、ステップS、に戻っ
て、フラグパターン発生器16からのフラグパターンを
セレクタ12を介して通信制御LSI20に入れるとと
もに、シフトレジスタ15に入力される直列データRX
Dを蓄積メモリ17に書き込む。この時直列データRX
Dがフラグのときには捨て、フレームのときには蓄積メ
モリ17に書き込む。このフレームの判断はフラグ間の
受信クロックRXCの数により判断する。
一方、通信制御LS120は直並列変換処理が終了する
と、CP U21に割込信号INTをかけ、並列データ
をCPU21に出力する。CP U21は割込信号IN
Tを受けると、並列データを受は取って処理した後、通
信制御LSI20に次のフレームのための制御信号を出
力するとともに、スタート信号5TARTをクロック制
御部19に出力し、クロック制御部19はスタート信号
5TARTを受は取ると、フラグパターン発生器16の
動作を停止させるとともに、蓄積メモリ17に蓄積され
ているデータをシフトレジスタ14に出力しくステップ
S1□)、シフトレジスタ14からセレクタ12を介し
て通信制御LSI20に供給する。このとき、クロック
制御部19は受信クロックRXCの2倍以上の周波数の
内部クロックを出力し、蓄積メモリ17内のデータを受
信クロックRXCの2倍以上の速度で通信制御LSI2
0に供給する。次に、蓄積メモリ17内に蓄積データが
有るかチエツクしくステップ513)、蓄積データが有
るときにはステップS、に戻って蓄積メモリ17内の蓄
積データを受信クロックRXCの2倍以上の周波数で通
信制御LSI20に供給し、蓄積メモリ17内の全ての
蓄積データの供給が完了すると、クロック制御部19は
蓄積データ無の通知をCP U21に出力してステップ
S2に戻る(ステップ514)。すなわち、クロック制
御部19はセレクタ12およびセレクタ13をA入力端
子側に切り換え(ステップS= 、S3 ) 、直列デ
ータRXDおよび受信クロックRXCを通信制御LSI
20に供給する。また、CPtJ21は蓄積データ無の
通知を受けると、クロック制御部19へのスタート信号
5TARTをオフにする。これによりデータ速度変換装
置11は通常の受信状態に復帰し、以下、同様の処理が
繰り返される。したがって、データ速度変換装置11は
フレーム終結時にセレクタ12を切り換えてフラグパタ
ーン発生器16からのフラグをフレーム間に挿入してい
るので、フレーム間の時間を長くすることができ、フレ
ーム終結時のソフトウェアの動作時間を長くすることが
できるとともに、通信制御LSI20での処理が終了す
ると、蓄積メモリ17に蓄積した直列データRXDを受
信クロックRXCの2倍以上の速度で通信制御LSI2
0に供給することができ、FIF○メモリを用いること
なく、高速の通信に対応することができる。また、蓄積
メモリ17に蓄積する直列データRXDのうち不必要な
フラグデータを削除しているので高速性をさらに向上さ
せることができるとともに、蓄積メモリ17を有効に利
用することができる。
(効果) 本発明によれば、通信制御LSIへ入力される直列デー
タのフレーム間の時間を通信制御LSIの準備時間だけ
長くすることができ、高価なFIFOメモリを使用する
ことなく、直列データの欠落を防止するとともに、高速
通信を可能にすることができる。
【図面の簡単な説明】
第1.2図は本発明のデータ速度変換装置の一実施例を
示す図であり、第1図はそのデータ速度変換装置をファ
クシミリ装置の通信制御LSIに適用したブロック図、
第2図はそのデータ速度変換処理のフローチャートであ
る。 第3図は従来のファクシミリ装置の通信制御LSIのブ
ロック図である。 11・・・・・・データ速度変換装置、12.13・・
・・・・セレクタ、 14.15・・・・・・シフトレジスタ、16・・・・
・・フラグパターン発生器、17・・・・・・蓄積メモ
リ、 18・・・・・・フラグ検出回路、 19・・・・・・クロック制御部、 20・・・・・・通信制御LSI、 21・・・・・・CP U。

Claims (1)

    【特許請求の範囲】
  1. FIFOメモリを備えHDLC手順により入力される直
    列データを並列データに変換処理する通信制御LSIに
    入力される直列データのデータ速度を変換するデータ速
    度変換装置であって、該入力直列データのフレーム終結
    を検出するフレーム終結検出手段と、フレーム終結検出
    手段がフレーム終結を検出すると該直列データに所定の
    フラグを付加して通信制御LSIに入力するフラグ付加
    手段と、該フラグ付加手段によりフラグを付加している
    期間に入力される入力直列データを蓄積する蓄積メモリ
    と、フレーム終結手段が検出したフレームの処理が通信
    制御LSIで終了すると該蓄積メモリ内の入力直列デー
    タを所定の高速クロックタイミングで通信制御LSIに
    出力するクロック制御手段と、を備えたことを特徴とす
    るデータ速度変換装置。
JP1267652A 1989-10-13 1989-10-13 データ速度変換装置 Pending JPH03128571A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1267652A JPH03128571A (ja) 1989-10-13 1989-10-13 データ速度変換装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1267652A JPH03128571A (ja) 1989-10-13 1989-10-13 データ速度変換装置

Publications (1)

Publication Number Publication Date
JPH03128571A true JPH03128571A (ja) 1991-05-31

Family

ID=17447658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1267652A Pending JPH03128571A (ja) 1989-10-13 1989-10-13 データ速度変換装置

Country Status (1)

Country Link
JP (1) JPH03128571A (ja)

Similar Documents

Publication Publication Date Title
JP2001177601A (ja) Usbデータ伝送装置およびデータ圧縮方法
US4939741A (en) Communication control system
US5228129A (en) Synchronous communication interface for reducing the effect of data processor latency
JPH03128571A (ja) データ速度変換装置
JP2560476B2 (ja) 通信制御装置
JP3111371B2 (ja) プログラマブルコントローラ
JP3462061B2 (ja) 通信装置
JP3199624B2 (ja) ファクシミリ装置
JP2707961B2 (ja) 2重化システム
JPH02149049A (ja) 通信制御方式
KR0135009B1 (ko) 펄스속도가 다른 두 프로세서 간에 제어신호조절장치
JPH02250453A (ja) データ受信装置
JPH06244901A (ja) 通信情報伝送制御装置
JPS6124353A (ja) 通信用周辺制御装置
JPS5972274A (ja) 画像処理装置のデ−タ送受制御回路
JPH08321852A (ja) 二信号形式混合データ送信回路
JPH1139252A (ja) バス多重化方式
JPH09135237A (ja) 伝送制御回路
JPH05199283A (ja) 受信データ転送装置
JPS61186046A (ja) 端末接続制御方式
JPH04213259A (ja) データ処理装置
JPH0478249A (ja) 通信制御方法
JPH0287248A (ja) データ転送システム
JPH03162040A (ja) シリアルデータ通信方式
JPH04182852A (ja) Dma制御処理装置