JPH03123072A - 不揮発性ｒａｍビットセル - Google Patents
不揮発性ｒａｍビットセルInfo
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- JPH03123072A JPH03123072A JP2176521A JP17652190A JPH03123072A JP H03123072 A JPH03123072 A JP H03123072A JP 2176521 A JP2176521 A JP 2176521A JP 17652190 A JP17652190 A JP 17652190A JP H03123072 A JPH03123072 A JP H03123072A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
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- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は全ピント故障の前にデータワードにおいて故障
検知を行うことが可能な不揮発性ＲＡＭビットセルに関
する。
検知を行うことが可能な不揮発性ＲＡＭビットセルに関
する。
種々の浮遊ゲート型トランジスタを利用した不揮発性Ｒ
ＡＭビットセルは、従来から知られている。そのような
記憶セルの例、すなわち、シリコンゲート製法を利用し
て作られたものであって、浮遊ゲートへのあるいはそれ
からの電荷の伝送がファウラーーノードハイムのトンネ
ル効果によって行われる記憶セルはヨーロッパ特許出願
第８９３０２５９８．１号に開示されている。
ＡＭビットセルは、従来から知られている。そのような
記憶セルの例、すなわち、シリコンゲート製法を利用し
て作られたものであって、浮遊ゲートへのあるいはそれ
からの電荷の伝送がファウラーーノードハイムのトンネ
ル効果によって行われる記憶セルはヨーロッパ特許出願
第８９３０２５９８．１号に開示されている。
上記の従来型記憶セルは、例えば、不揮発性の書き込み
が増分毎に行われる路程計とか経時記録装置とかには大
変有用なものであるが、個々の記憶セルの信顧性を向上
させることにより、関連するデバイスにおいて高い数の
計数をより安心して行えることが望まれている。
が増分毎に行われる路程計とか経時記録装置とかには大
変有用なものであるが、個々の記憶セルの信顧性を向上
させることにより、関連するデバイスにおいて高い数の
計数をより安心して行えることが望まれている。
上記に鑑み、本発明は、全ての不揮発性デバイスが製品
テストの段階で完全無欠であることを保証し、ワードレ
ベルでは故障フラグによって故障を知らせるような手段
を提供することを意図するものである。本発明の記憶セ
ルにはこのような改良が組み込まれるが、それによって
セルの通常の不揮発性ＲＡＭ動作が悪影響を受けること
はない。
テストの段階で完全無欠であることを保証し、ワードレ
ベルでは故障フラグによって故障を知らせるような手段
を提供することを意図するものである。本発明の記憶セ
ルにはこのような改良が組み込まれるが、それによって
セルの通常の不揮発性ＲＡＭ動作が悪影響を受けること
はない。
本発明は、第一ノードと第二ノードとを有する双安定性
ラッチと、それぞれソース、ドレインおよび制御ゲート
を有する少なくとも二つの不揮発性トランジスタとを含
み、前記制御ゲートが前記第一ノードに接続され、各ト
ランジスタのソースかドレインの何れか一方が前記第二
ノードに接続されており、各不揮発性トランジスタは更
に、基板と、該基板と前記制御ゲートとの間に位置する
浮遊ゲートとを有し、そして、前記トランジスタを回路
中でチェックすることができるスイッチ装置とを含んで
なる記憶セルを提供する。
ラッチと、それぞれソース、ドレインおよび制御ゲート
を有する少なくとも二つの不揮発性トランジスタとを含
み、前記制御ゲートが前記第一ノードに接続され、各ト
ランジスタのソースかドレインの何れか一方が前記第二
ノードに接続されており、各不揮発性トランジスタは更
に、基板と、該基板と前記制御ゲートとの間に位置する
浮遊ゲートとを有し、そして、前記トランジスタを回路
中でチェックすることができるスイッチ装置とを含んで
なる記憶セルを提供する。
少なくとも二つの不揮発性トランジスタを設けることに
より、本発明の記憶セルは従来のものに比べて耐久性が
良くなる。それは、一方の不揮発性トランジスタが駄目
になっても、それを他方で満たしてデータが壊れるのを
防止するからである。
より、本発明の記憶セルは従来のものに比べて耐久性が
良くなる。それは、一方の不揮発性トランジスタが駄目
になっても、それを他方で満たしてデータが壊れるのを
防止するからである。
本発明の好適な実施例においては、全ての不揮発性トラ
ンジスタは、セルから有効に接続が絶たれたときにＯＦ
Ｆにならないことが保証されている。
ンジスタは、セルから有効に接続が絶たれたときにＯＦ
Ｆにならないことが保証されている。
本発明の記憶セルにおいては、不揮発性トランジスタは
回路中で定期的にチェックされ、好適にはセルは（例え
ば、不揮発性デバイスの一つが駄目になったとき）危険
状態ワードのフラッグ表示を提供する。本発明における
利点は、従来の不揮発性ＲＡＭセルに単に少数のトラン
ジスタを追加するだけで、上記のチェックを行い且つ必
要な情報を得るための機能を全てセルの中に組み込むこ
とができることにある。
回路中で定期的にチェックされ、好適にはセルは（例え
ば、不揮発性デバイスの一つが駄目になったとき）危険
状態ワードのフラッグ表示を提供する。本発明における
利点は、従来の不揮発性ＲＡＭセルに単に少数のトラン
ジスタを追加するだけで、上記のチェックを行い且つ必
要な情報を得るための機能を全てセルの中に組み込むこ
とができることにある。
（実施例）
次に、本発明の具体例を添付の図面に従って以下説明す
る。
る。
第１図は本発明の一実施例の回路図であって、ヨーロッ
パ特許出願第８９３０２５９８．１号に開示のものの改
良型の記憶セルを示す。本発明の記憶セルには、同ヨー
ロッパ特許出願に開示されるその他の改良をも施すこと
ができるが、それらについてはここに記載しない。
パ特許出願第８９３０２５９８．１号に開示のものの改
良型の記憶セルを示す。本発明の記憶セルには、同ヨー
ロッパ特許出願に開示されるその他の改良をも施すこと
ができるが、それらについてはここに記載しない。
第１図に示す回路は背中合わせに設けた二つのインバー
タＩＩ、１２からなるＲＡＭラッチを含む。該インバー
タは従来から知られている標準的な方法で作られる。デ
ータラインＢＩＴおよびＢＩＴＮを通して前記ラッチを
設定すると共にそれに問合わせをする二つのパストラン
ジスタＮ５゜Ｎ４を介して、該ラッチをアクセスできる
ようになっている。インバータＩｆ、１２の各入力には
、それぞれノードＮ０ＤＥ１およびＮ０ＤＢ２が設けら
れる。
タＩＩ、１２からなるＲＡＭラッチを含む。該インバー
タは従来から知られている標準的な方法で作られる。デ
ータラインＢＩＴおよびＢＩＴＮを通して前記ラッチを
設定すると共にそれに問合わせをする二つのパストラン
ジスタＮ５゜Ｎ４を介して、該ラッチをアクセスできる
ようになっている。インバータＩｆ、１２の各入力には
、それぞれノードＮ０ＤＥ１およびＮ０ＤＢ２が設けら
れる。
不揮発性とするための要件は、ファウラー−ノードハイ
ムのトンネル効果のある２個のトランジスタＮＶＩ、Ｎ
Ｖ２を組み込むことで満たされる。
ムのトンネル効果のある２個のトランジスタＮＶＩ、Ｎ
Ｖ２を組み込むことで満たされる。
これらのトランジスタは浮遊ゲートを有し、各ト−
ランジメタのゲートと基板との間にトンネル領域がある
。基板とソースとは互いに接続されている。
。基板とソースとは互いに接続されている。
各不揮発性トランジスタのソースは、伝送ゲートＴＧＩ
を介してＭＯＤＥ２に接続されている。ドレインはトラ
ンジスタＰ１を介して正の電源ＶＤＤに接続されている
。トランジスタＰ１のゲートは、インバータ１１と負の
電源ＶＲＥＧとの間に接続される他のトランジスタＮ３
のゲートをも制御する不揮発性読み取り制御ラインＮＶ
Ｒに接続する。不揮発性トランジスタＮＶＩ、ＮＶ２の
各ゲートは、並列に接続されたトランジスタＰ３゜Ｎ６
を介してＮ０ＤＥＩに有効に接続されている。
を介してＭＯＤＥ２に接続されている。ドレインはトラ
ンジスタＰ１を介して正の電源ＶＤＤに接続されている
。トランジスタＰ１のゲートは、インバータ１１と負の
電源ＶＲＥＧとの間に接続される他のトランジスタＮ３
のゲートをも制御する不揮発性読み取り制御ラインＮＶ
Ｒに接続する。不揮発性トランジスタＮＶＩ、ＮＶ２の
各ゲートは、並列に接続されたトランジスタＰ３゜Ｎ６
を介してＮ０ＤＥＩに有効に接続されている。
トランジスタＰ３のゲートは不揮発性活性化ラインＮＶ
Ａに接続され、またトランジスタＮ６のゲートはＲＡＭ
活性化制御ライうＲＡＭＡに接続されている。さらに、
トランジスタＰ２．Ｎ７は不揮発性トランジスタＮＶＩ
ＮＶ２のゲートと伝送ゲートＴＧＩ（従って、Ｎ０Ｄ
Ｅ２）との間に接続されている。トランジスタＰ２のゲ
ートはＲＡＭ活性化制御ライうＲＡＭＡに接続され、ト
ランジスタＮ７のゲートは不揮発性活性化ラインＮＶＡ
に接続されている。
Ａに接続され、またトランジスタＮ６のゲートはＲＡＭ
活性化制御ライうＲＡＭＡに接続されている。さらに、
トランジスタＰ２．Ｎ７は不揮発性トランジスタＮＶＩ
ＮＶ２のゲートと伝送ゲートＴＧＩ（従って、Ｎ０Ｄ
Ｅ２）との間に接続されている。トランジスタＰ２のゲ
ートはＲＡＭ活性化制御ライうＲＡＭＡに接続され、ト
ランジスタＮ７のゲートは不揮発性活性化ラインＮＶＡ
に接続されている。
隣接の記憶セルとの連絡のためのＣＨＥＣＫＩＮ／ＣＨ
ＥＣＫ ＯＵＴラインが設けられ、該ラインには、ス
イッチ（第２図での、ＳＷＩ、５Ｗ２）として作動する
２個のＮチャンネルトランジスタが設けられる。スイッ
チＮ１は隣接する記憶セルとの間のチェックラインを開
閉し、他方、スイッチＮ２は不揮発性トランジスタＮＶ
Ｉ、ＮＶ２の構成を直列又は並列の何れかの関係に制御
する。
ＥＣＫ ＯＵＴラインが設けられ、該ラインには、ス
イッチ（第２図での、ＳＷＩ、５Ｗ２）として作動する
２個のＮチャンネルトランジスタが設けられる。スイッ
チＮ１は隣接する記憶セルとの間のチェックラインを開
閉し、他方、スイッチＮ２は不揮発性トランジスタＮＶ
Ｉ、ＮＶ２の構成を直列又は並列の何れかの関係に制御
する。
伝送ゲートＴＧＩとスイッチＮ１は入力ＣＨＫ１によっ
て制御され、また、スイッチＮ２は入力ＣＨＫ２によっ
て制御される。二つの入力ＣＨＫ１とＣＨＫ２はメモリ
に記憶されたワードの各ビットに共通であり、各記憶セ
ルのスイッチは一緒に開閉する。
て制御され、また、スイッチＮ２は入力ＣＨＫ２によっ
て制御される。二つの入力ＣＨＫ１とＣＨＫ２はメモリ
に記憶されたワードの各ビットに共通であり、各記憶セ
ルのスイッチは一緒に開閉する。
不揮発性トランジスタのウェル接続については、ウェル
はその電位が常にドレインおよびソースの電位より低い
ことが確実であることが重要であ、る。
はその電位が常にドレインおよびソースの電位より低い
ことが確実であることが重要であ、る。
また、スイッチＮ２および不揮発性トランジスタ以外の
全てのＮチャンネルトランジスタはそれらのウェルがＶ
ＲＥＧに接続されていることに注目する必要がある。
全てのＮチャンネルトランジスタはそれらのウェルがＶ
ＲＥＧに接続されていることに注目する必要がある。
使用に当たっては、不揮発性ＲＡＭアレイのワードは数
ビツトセルからなり、それらのＣＨＥ ＣＫ ＩＮは
隣接のＣＨＥＣＫ ＯＵＴに接続される。従って、各セ
ルのスイッチＮｌ； Ｎ２が閉じたときは、全てのワ
ードに対して一つの共通のチェックラインが存在するこ
とになる（第２図参照）。
ビツトセルからなり、それらのＣＨＥ ＣＫ ＩＮは
隣接のＣＨＥＣＫ ＯＵＴに接続される。従って、各セ
ルのスイッチＮｌ； Ｎ２が閉じたときは、全てのワ
ードに対して一つの共通のチェックラインが存在するこ
とになる（第２図参照）。
第１図及び第２図を参照して説明した記憶セルは、不揮
発性トランジスタＮＶＩ、ＮＶ２について二つのチエ７
りを行うようになっている。これら二つのチェックは直
列チェックと並列チェックとからなる。直列チェックは
不揮発性デバイスが全てＯＮになっていることを確認す
るために用いられ、他方、並列チェックは不揮発性デバ
イスが全てＯＦＦになっていることを確認するために用
いられる。
発性トランジスタＮＶＩ、ＮＶ２について二つのチエ７
りを行うようになっている。これら二つのチェックは直
列チェックと並列チェックとからなる。直列チェックは
不揮発性デバイスが全てＯＮになっていることを確認す
るために用いられ、他方、並列チェックは不揮発性デバ
イスが全てＯＦＦになっていることを確認するために用
いられる。
直列チェックおよび並列チェックが行われている間は、
伝送ゲートＴＧｌは常に非導通状態にある。伝送ゲート
ＴＧＩはラインＣＨＫ１に沿った入力によって非導通状
態にされる。
伝送ゲートＴＧｌは常に非導通状態にある。伝送ゲート
ＴＧＩはラインＣＨＫ１に沿った入力によって非導通状
態にされる。
直列チェックでは、全てのスイッチＮｌ（即ち、各記憶
セルのＮｌ）が閉しると共に、全てのスイッチＮ２が開
く。不揮発性読み取り制御ラインＮＶＲはハイレベルで
あり、Ｐチャンネルトランジスタを電源電圧ＶＤＤの電
位とするようにＯＦＦにする。いま、全ての不揮発性ト
ランジスタＮＶ１、ＮＶ２は直列に接続されている。こ
こで、全てのこれらのデバイスがＯＮにプログラムされ
ていると、電流は第２図に示す方向に流れることができ
る（ウェル接続のために電流の流れる方向は重要である
）。もしそのような電流が流れなければ、少なくとも一
つの不揮発性デバイスがＯＦＦであることになり、ワー
ドには誤りがあるとのラベルが付される。故障した不揮
発性デバイスは、対になっているトランジスタの残りの
方が継続して機能するので、ビットエラーを誘発させる
こと０ はない。
セルのＮｌ）が閉しると共に、全てのスイッチＮ２が開
く。不揮発性読み取り制御ラインＮＶＲはハイレベルで
あり、Ｐチャンネルトランジスタを電源電圧ＶＤＤの電
位とするようにＯＦＦにする。いま、全ての不揮発性ト
ランジスタＮＶ１、ＮＶ２は直列に接続されている。こ
こで、全てのこれらのデバイスがＯＮにプログラムされ
ていると、電流は第２図に示す方向に流れることができ
る（ウェル接続のために電流の流れる方向は重要である
）。もしそのような電流が流れなければ、少なくとも一
つの不揮発性デバイスがＯＦＦであることになり、ワー
ドには誤りがあるとのラベルが付される。故障した不揮
発性デバイスは、対になっているトランジスタの残りの
方が継続して機能するので、ビットエラーを誘発させる
こと０ はない。
並列チェックでは、全てのスイッチＮｌ、Ｎ２が閉じる
と共に、ＮＶＲがローレベルとなることにより、Ｐチャ
ンネルトランジスタがＯＮになることを必要とする。従
って、ＣＨＥＣＫＩＮおよびＣＨＥＣＫ ＯＵＴはワ
ードを通じて同一ノードである。もし、全ての不揮発性
デバイスが真にＯＦＦであれば、ＣＨＥＣＫノードの電
位はＶＤＤとは独立となる。しかし、もし少なくとも一
つの不揮発性デバイスがＯＮであれば、チェックノード
の電位は、正の電源電位ＶＤＤまで引き上げられ、故障
のフラッグが可能となる。
と共に、ＮＶＲがローレベルとなることにより、Ｐチャ
ンネルトランジスタがＯＮになることを必要とする。従
って、ＣＨＥＣＫＩＮおよびＣＨＥＣＫ ＯＵＴはワ
ードを通じて同一ノードである。もし、全ての不揮発性
デバイスが真にＯＦＦであれば、ＣＨＥＣＫノードの電
位はＶＤＤとは独立となる。しかし、もし少なくとも一
つの不揮発性デバイスがＯＮであれば、チェックノード
の電位は、正の電源電位ＶＤＤまで引き上げられ、故障
のフラッグが可能となる。
上述の直列チェックおよび並列チェックは、記憶アレイ
を、その最終製品の製造過程においてテストすることに
よって行うことが可能である。このテストの目的は、全
てのトランジスタが完全に動作、すなわち、ＯＮとＯＦ
Ｆの両方の切り換えに問題がないことを完全に確認する
ためである。
を、その最終製品の製造過程においてテストすることに
よって行うことが可能である。このテストの目的は、全
てのトランジスタが完全に動作、すなわち、ＯＮとＯＦ
Ｆの両方の切り換えに問題がないことを完全に確認する
ためである。
この点において、先行技術の記憶セルは単にデータの書
き込みおよび読み出しだけでテストをしている。本発明
の記憶セルは精密なテストによりはるかに徹底してテス
トできるので、これによりどのデバイスにおいても故障
検知機能が働いていることを確認することができる。
き込みおよび読み出しだけでテストをしている。本発明
の記憶セルは精密なテストによりはるかに徹底してテス
トできるので、これによりどのデバイスにおいても故障
検知機能が働いていることを確認することができる。
第１図および第２図を参照して説明した記憶セルにおい
て実行できるテストの例を以下に記載する。この例は、
５ビツトワードに関するものであり、セル中の不揮発性
デバイスがＯＦＦのときはビットは“１”を記憶してい
ると理解されるべきである。テストは次の手順で行われ
る。
て実行できるテストの例を以下に記載する。この例は、
５ビツトワードに関するものであり、セル中の不揮発性
デバイスがＯＦＦのときはビットは“１”を記憶してい
ると理解されるべきである。テストは次の手順で行われ
る。
１、ワードは”１１１１１”にプログラムされ、その結
果、全ての不揮発性デバイスはＯＦＦとなる。全てのス
イッチＮｌ、’Ｎ２はＣＩ−Ｉ ＥＣＫノードに沿って
電流を流そうとする前に閉じられる。もし電流が流れれ
ば、これで全てのＮｌ、Ｎ２を閉じることができること
の確認となる。これによって全ての不揮発性デバイスが
正しくＯＦＦにプログラムされたことが推定される。そ
の後のテストはこのような場合の確認に用いられる。
果、全ての不揮発性デバイスはＯＦＦとなる。全てのス
イッチＮｌ、’Ｎ２はＣＩ−Ｉ ＥＣＫノードに沿って
電流を流そうとする前に閉じられる。もし電流が流れれ
ば、これで全てのＮｌ、Ｎ２を閉じることができること
の確認となる。これによって全ての不揮発性デバイスが
正しくＯＦＦにプログラムされたことが推定される。そ
の後のテストはこのような場合の確認に用いられる。
２、全スイッチＮ１が開き、全スイッチＮ２が閉じる。
これが通常の作動状態である。ワードを“０１１１１に
プログラムしそれを読み返す。“１０１１１″、“１１
０１１”等と繰り返す。これによって全スイッチＮ１を
開くことができることが確認される。また、各パターン
について、ＮＶＲをトグルしスイッチＮ１を閉じること
により、並列チェックに含めることも可能である。これ
により、ＮＶＲ制御のＰチャンネルトランジスタが作動
しているか否かが確認される。このテストの結果は、全
不揮発性デバイスをＯＦＦすることができること、およ
び全トランジスタゲートＴＧＩを導通状態にすることが
できることを意味する。
プログラムしそれを読み返す。“１０１１１″、“１１
０１１”等と繰り返す。これによって全スイッチＮ１を
開くことができることが確認される。また、各パターン
について、ＮＶＲをトグルしスイッチＮ１を閉じること
により、並列チェックに含めることも可能である。これ
により、ＮＶＲ制御のＰチャンネルトランジスタが作動
しているか否かが確認される。このテストの結果は、全
不揮発性デバイスをＯＦＦすることができること、およ
び全トランジスタゲートＴＧＩを導通状態にすることが
できることを意味する。
３、ワードを“１００００”にプログラムする。
全スイッチＮｌを閉じてＣＨＥＣＫノードに沿って電流
を流す。全スイッチＮ２を開くと、電流の流れは停止す
る筈である。同じことを”０１０００″、“ｏｏｉｏｏ
”等ニラいテ繰り返す。全スイッチＮ２を開くことがで
きるか否かがこれによって決められる。また、これは各
不揮発性デバイスをＯＮに切り換え得ることも意味する
。
を流す。全スイッチＮ２を開くと、電流の流れは停止す
る筈である。同じことを”０１０００″、“ｏｏｉｏｏ
”等ニラいテ繰り返す。全スイッチＮ２を開くことがで
きるか否かがこれによって決められる。また、これは各
不揮発性デバイスをＯＮに切り換え得ることも意味する
。
４、ワードを“１１１１１ ”にプログラムし、全不揮
発性デバイスをＯＦＦとする。セルの半分の不揮発性Ｒ
ＡＭをセントし、ハイレベルが伝送ゲートＴＧ１の下部
に現れるようにする。スイッチＮｌ、Ｎ２を閉じ並列チ
エ・７りを行う（これは伝送ゲー）ＴＧＩをＯＦＦに切
り換える）。もし、伝送ゲートＴＧＩのうち一つでも導
通すれば、ＣＨＥＣＫノードはハイレベルに引き上げら
れる。
発性デバイスをＯＦＦとする。セルの半分の不揮発性Ｒ
ＡＭをセントし、ハイレベルが伝送ゲートＴＧ１の下部
に現れるようにする。スイッチＮｌ、Ｎ２を閉じ並列チ
エ・７りを行う（これは伝送ゲー）ＴＧＩをＯＦＦに切
り換える）。もし、伝送ゲートＴＧＩのうち一つでも導
通すれば、ＣＨＥＣＫノードはハイレベルに引き上げら
れる。
上記のテストを用いれば、各記憶セルのスイッチ、伝送
ゲート、不揮発性トランジスタの状態を確認することが
できる。これによって、そのような記憶セルを有する製
品が使い始めてすぐ駄目になることのないような高い信
頼性を持つ当該製品３ ４− を製造することが可能となり、これは明らかに大きな利
点である。この点において、注目されるべきことは、本
発明のセルは二つの不揮発性トランジスタを含み、一方
が他方のバックアップとして作動するようになっている
ことである。この構成は、システム全体の信頬性を更に
高めると共に、製品の耐久性を向上させる。
ゲート、不揮発性トランジスタの状態を確認することが
できる。これによって、そのような記憶セルを有する製
品が使い始めてすぐ駄目になることのないような高い信
頼性を持つ当該製品３ ４− を製造することが可能となり、これは明らかに大きな利
点である。この点において、注目されるべきことは、本
発明のセルは二つの不揮発性トランジスタを含み、一方
が他方のバックアップとして作動するようになっている
ことである。この構成は、システム全体の信頬性を更に
高めると共に、製品の耐久性を向上させる。
以上の具体的な記載は単に実施例についてのものであり
、同実施例は本発明の範囲を逸脱することなく種々変更
することができる。この点において、第３図はこの種の
設計を生かした更に二つの不揮発性デバイスの構成を示
す。第３（Ｃ）図の構成のものでは、不揮発性デバイス
は故障においてＯＮにならないこと（プロセスパラメー
タの特別設定によって得られる）が要求されるが、もし
第３（Ｂ）図に示す構成が利用されればこの故障状態は
影響を受けない。第３（Ｂ）図、第３（Ｃ）図に示す構
成のものを組み込んだ記憶セルは、上述した本発明の実
施例に基づく故障検知デバイスを含むように容易に変更
することができる。
、同実施例は本発明の範囲を逸脱することなく種々変更
することができる。この点において、第３図はこの種の
設計を生かした更に二つの不揮発性デバイスの構成を示
す。第３（Ｃ）図の構成のものでは、不揮発性デバイス
は故障においてＯＮにならないこと（プロセスパラメー
タの特別設定によって得られる）が要求されるが、もし
第３（Ｂ）図に示す構成が利用されればこの故障状態は
影響を受けない。第３（Ｂ）図、第３（Ｃ）図に示す構
成のものを組み込んだ記憶セルは、上述した本発明の実
施例に基づく故障検知デバイスを含むように容易に変更
することができる。
本発明は、全ての不揮発性デバイスが製品テストの段階
で完全無欠であることを保証し、ワードレベルでは故障
フラグによって故障を知らせるようなデバイスを提供す
る。本発明の記憶セルにはこのような改良が組み込まれ
るが、それによってセルの通常の不揮発性ＲＡＭ動作が
悪影響を受けることはない。
で完全無欠であることを保証し、ワードレベルでは故障
フラグによって故障を知らせるようなデバイスを提供す
る。本発明の記憶セルにはこのような改良が組み込まれ
るが、それによってセルの通常の不揮発性ＲＡＭ動作が
悪影響を受けることはない。
少なくとも二つの不揮発性トランジスタを設けることに
より、本発明の記憶セルは従来のものに比べて耐久性が
良い。それは、一方の不揮発性トランジスタが故障して
も他方で満たしてデータが壊れるのが防止されるからで
ある。
より、本発明の記憶セルは従来のものに比べて耐久性が
良い。それは、一方の不揮発性トランジスタが故障して
も他方で満たしてデータが壊れるのが防止されるからで
ある。
一定のテストを行うことによって、各記憶セルのスイッ
チ、伝送ゲート、不揮発性トランジスタの状態を確認す
ることができる。これよって、高信顧、長寿命の製品を
製造することが可能である。
チ、伝送ゲート、不揮発性トランジスタの状態を確認す
ることができる。これよって、高信顧、長寿命の製品を
製造することが可能である。
第１図は本発明の第一実施例の回路図、第２図は直列に
接続された二つの記憶セルの部分図、そして、第３（Ａ
）〜３（Ｃ）図は本発明の記憶セルに用いる多重化不揮
発性トランジスタの構成及び他の可能な多重化不揮発性
トランジスタの構成を示す図である。 図面において、 １１、Ｔ２・・・インバータ、 ＮＶＩ、ＮＶ２・・・不揮発性トランジスタ、Ｎ０ＤＥ
Ｉ、Ｎ０ＤＥ２・・・ノード、ＮＩ Ｎ２・・・スイ
ッチ。 ７
接続された二つの記憶セルの部分図、そして、第３（Ａ
）〜３（Ｃ）図は本発明の記憶セルに用いる多重化不揮
発性トランジスタの構成及び他の可能な多重化不揮発性
トランジスタの構成を示す図である。 図面において、 １１、Ｔ２・・・インバータ、 ＮＶＩ、ＮＶ２・・・不揮発性トランジスタ、Ｎ０ＤＥ
Ｉ、Ｎ０ＤＥ２・・・ノード、ＮＩ Ｎ２・・・スイ
ッチ。 ７
Claims (8)
- （１）第一ノードと第二ノードとを有する双安定性ラッ
チと、それぞれソース、ドレインおよび制御ゲートを有
する少なくとも二つの不揮発性トランジスタとを含み、
前記制御ゲートが前記第一ノードに接続されると共に、
各トランジスタのソースかドレインの何れか一方が前記
第二ノードに接続されており、各不揮発性トランジスタ
は更に、基板と、該基板と前記制御ゲートとの間に位置
する浮遊ゲートとを有し、そして、前記トランジスタを
回路中でチェックすることができるスイッチ手段とを含
んでなる記憶セル。 - （２）前記スイッチ手段は前記トランジスタを直列ある
いは並列構成の何れでもチェックできるようになってい
る請求項（１）記載の記憶セル。 - （３）前記スイッチ手段は前記第二ノードと前記トラン
ジスタとの間に伝送ゲートを含む請求項（１）または請
求項（２）記載の記憶セル。 - （４）前記スイッチ手段は前記トランジスタの間に第一
スイッチを有し、前記第一ノードと前記トランジスタと
の間に第二スイッチを有する、前記請求項（１）乃至（
３）の何れかに記載の記憶セル。 - （５）前記第二スイッチがＮチャンネルトランジスタで
ある前記請求項（１）乃至（４）の何れかに記載の記憶
セル。 - （６）前記第一スイッチがＮチャンネルトランジスタま
たは伝送ゲートである前記請求項（１）乃至（５）の何
れかに記載の記憶セル。 - （７）前記不揮発性トランジスタがＯＦＦにならない前
記請求項（１）乃至（６）の何れかに記載の記憶セル。 - （８）隣接するセルに接続するためのチェック入力およ
びチェック出力を含む前記請求項（１）乃至（７）の何
れかに記載の記憶セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8916019.6 | 1989-07-13 | ||
| GB898916019A GB8916019D0 (en) | 1989-07-13 | 1989-07-13 | A non-volatile ram bit cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03123072A true JPH03123072A (ja) | 1991-05-24 |
Family
ID=10659971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176521A Pending JPH03123072A (ja) | 1989-07-13 | 1990-07-05 | 不揮発性ｒａｍビットセル |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5065366A (ja) |
| EP (1) | EP0408233B1 (ja) |
| JP (1) | JPH03123072A (ja) |
| CA (1) | CA2019310C (ja) |
| DE (1) | DE69022313T2 (ja) |
| ES (1) | ES2077030T3 (ja) |
| GB (1) | GB8916019D0 (ja) |
| MX (1) | MX172805B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148436A (en) * | 1990-10-15 | 1992-09-15 | Motorola, Inc. | Circuit for detecting false read data from eprom |
| US5272368A (en) * | 1991-05-10 | 1993-12-21 | Altera Corporation | Complementary low power non-volatile reconfigurable EEcell |
| WO1996030948A1 (fr) * | 1995-03-31 | 1996-10-03 | Tadashi Shibata | Memoire non volatile a semi-conducteurs |
| TWI333545B (en) * | 2003-04-02 | 2010-11-21 | Cholestech Corp | Adhered membranes retaining porosity and biological activity |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4768169A (en) * | 1983-10-28 | 1988-08-30 | Seeq Technology, Inc. | Fault-tolerant memory array |
| US4833646A (en) * | 1985-03-04 | 1989-05-23 | Lattice Semiconductor Corp. | Programmable logic device with limited sense currents and noise reduction |
| IT1221018B (it) * | 1985-03-28 | 1990-06-21 | Giulio Casagrande | Dispositivo per verificare celle di memoria in funzione del salto di soglia ottenibile in fase di scrittura |
| IT1214246B (it) * | 1987-05-27 | 1990-01-10 | Sgs Microelettronica Spa | Dispositivo di memoria non volatile ad elevato numero di cicli di modifica. |
| JPS6414798A (en) * | 1987-07-09 | 1989-01-18 | Fujitsu Ltd | Non-volatile memory device |
| JPS6476596A (en) * | 1987-09-18 | 1989-03-22 | Oki Electric Ind Co Ltd | Error of eeprom detecting device |
| US4972144A (en) * | 1989-11-28 | 1990-11-20 | Motorola, Inc. | Testable multiple channel decoder |
-
1989
- 1989-07-13 GB GB898916019A patent/GB8916019D0/en active Pending
-
1990
- 1990-06-21 CA CA002019310A patent/CA2019310C/en not_active Expired - Lifetime
- 1990-06-27 MX MX021353A patent/MX172805B/es unknown
- 1990-07-03 ES ES90307240T patent/ES2077030T3/es not_active Expired - Lifetime
- 1990-07-03 DE DE69022313T patent/DE69022313T2/de not_active Expired - Fee Related
- 1990-07-03 EP EP90307240A patent/EP0408233B1/en not_active Expired - Lifetime
- 1990-07-05 JP JP2176521A patent/JPH03123072A/ja active Pending
- 1990-07-17 US US07/554,046 patent/US5065366A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69022313T2 (de) | 1996-02-22 |
| EP0408233A2 (en) | 1991-01-16 |
| MX172805B (es) | 1994-01-13 |
| CA2019310A1 (en) | 1991-01-13 |
| GB8916019D0 (en) | 1989-08-31 |
| ES2077030T3 (es) | 1995-11-16 |
| DE69022313D1 (de) | 1995-10-19 |
| US5065366A (en) | 1991-11-12 |
| CA2019310C (en) | 2001-10-02 |
| EP0408233B1 (en) | 1995-09-13 |
| EP0408233A3 (en) | 1992-04-22 |
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