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Die vorliegende Erfindung betrifft eine modifizierte
nichtflüchtige RAM-Bitzelle, welche vor einem totalen
Bitausfall eine Fehlererfassung in einem Datenwort ermöglicht.
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Transistoren mit einem schwebenden Gate verwendende
nichtflüchtige RAM-Zellen verschiedener Typen sind bekannt.
Beispiele solcher Speicherzellen, welche unter Verwendung
von Silizium-Gate-Verfahren hergestellt werden und bei
denen die Übertragung einer Ladung zu und aus dem schwebenden
Gate mittels eines Fowler-Nordheim-Tunneleffekts
durchgeführt wird, sind in der europäischen Patentanmeldung Nr.
89302598.1 (EP-A-0 334 550) offenbart.
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Eine Speicherzelle, wie sie in dem allgemeinen Satz des
vorhergehenden Absatzes spezifiziert ist, ist aus der EP-A-
0 298 657 bekannt.
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Obwohl solche Speicherzellen im Stand der Technik zum
Beispiel in Produkten, wie zum Beispiel Ödometern oder
Betriebsstunden-Aufzeichnungsgeräten, bei denen ein
nichtflüchtiges Schreiben bei jedem Zuwachs durchgeführt wird,
sehr nützlich sind, ist es erwünscht, zu ermöglichen, daß
hohe Anzahlen von Zählungen, die mit solchen Geräten
verbunden sind, durch verbesserte Zuverlässigkeit der
einzelnen Speicherstellen mit größerem Vertrauen durchgeführt
werden.
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Es ist die Aufgabe der vorliegenden Erfindung, eine
Einrichtung zu schaffen, die garantiert, daß alle
nichtflüchtigen Vorrichtungen beim Herstellungstest fehlerlos
sind und daß eine Fehlersignalisierung in Worthöhe
verfügbar ist. Obgleich diese Verbesserungen in den
erfindungsgemäßen Speicherstellen eingebaut sind, wird die normale
nichtflüchtige RAM-Funktionsweise der Zellen nicht
beeinträchtigt.
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Gemäß der vorliegenden Erfindung wird eine
Speicherzellen geschaffen, die einen bistabilen Signalspeicher, der
erste und zweite Knoten aufweist, mindestens zwei
nichtflüchtige Transistoren, wobei jeder eine Source, einen
Drain und ein Steuergate aufweist, wobei die Steuergates an
den ersten Knoten angeschlossen sind, die Sources der
nichtflüchtigen Transistoren über ein Übertragungsgatter an
den zweiten Knoten angeschlossen sind und die Drains über
einen Transistor an eine Spannungsversorgung angeschlossen
sind, wobei jeder nichtflüchtige Transistor desweiteren ein
Substrat und ein schwebendes Gate zwischen dem Steuergate
und dem Substrat aufweist, und eine Schalteinrichtung
umfaßt, die ermöglicht, daß die Transistoren in der Schaltung
überprüft werden, dadurch gekennzeichnet daß
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die Schalteinrichtung eine
Überprüfungseingangs-Einrichtung, die an die Source eines der nicht flüchtigen
Transistoren angeschlossen ist, eine
Überprüfungsausgangs-Einrichtung, die an die Source des anderen der nichtflüchtigen
Transistoren angeschlossen ist, und Umschalte-Schaltungen
umfaßt, wobei die Schalteinrichtung ermöglicht, daß die
nichtflüchtigen Transistoren entweder in serieller oder in
paralleler Anordnung überprüft werden, wobei der Transistor
während eines seriellen Tests ausgeschaltet wird und
während eines parallelen Tests eingeschaltet wird.
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Die Bereitstellung von mehr als einem nicht flüchtigen
Transistor mit einem schwebendem Gate erzeugt eine
Speicherzelle, die eine bessere Dauerhaftigekeit als
Speicherzellen im Stand der Technik aufweist, da, wenn eine
nichtflüchtige Vorrichtung ausfallen sollte, die andere
ausreichen wird, um eine Verfälschung der Daten zu verhindern. In
einein bevorzugten Ausführungsbeispiel der Erfindung ist
sichergestellt, daß alle nichtflüchtigen Transistoren in den
AUS-Zustand ausfallen, wenn sie wirksam von der Zelle
abgetrennt werden.
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Speicherzellen gemäß der vorliegenden Erfindung
erlauben den nichtflüchtigen Transistoren, daß diese periodisch
in der Schaltung überprüft werden, und bevorzugt sehen die
Zellen eine Signalisierungsanzeige verletzter Wörter vor
(d.h., wenn eine der redundanten nichtflüchtigen
Vorrichtungen ausgefallen ist). Ein Vorteil der Erfindung ist der,
daß die Vorrichtung zum Durchführen der zuvor erwähnten
Überprüfungen und zum Erhalten einer solchen Information
durch Hinzufügen lediglich weniger Transistoren zu einem
bekannten Typ einer nichtflüchtigen RAM-Zelle eingefügt
wird.
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Ein spezifisches Ausführungsbeispiel der vorliegenden
Erfindung wird nun ausschließlich veranschaulichend unter
Bezugnahme auf die beiliegende Zeichnung beschrieben, in
welcher:
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Fig. 1 den Stromlaufplan eines bevorzugten
Ausführungsbeispiels der Erfindung zeigt;
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Fig. 2 Teile von zwei Speicherzellen zeigt, die in
einer seriellen Beziehung verbunden sind; und
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Fig. 3 weitere mögliche Mehrfachanordnungen
nichtflüchtiger Transistoren zur Verwendung in Speicherzellen gemäß
der vorliegenden Erfindung zeigt.
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In Fig. 1 ist eine modifizierte Version einer
Speicherzelle, die in der europäischen Patentanmeldung Nr.
89392598.1 (EP-A-0 334 550) offenbart ist, gezeigt. Weitere
Modifikationen, wie sie in der europäischen Anmeldung
offenbart sind, können ebenso zu der Speicherzelle der
vorliegenden Erfindung gemacht werden, aber solche
Modifikationen werden hierin nicht beschrieben.
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Die in Fig. 1 gezeigte Schaltung umfaßt einen
RAM-Signalspeicher, der aus zwei Gegentakt-Wechselrichtern I1 und
I2 besteht. Die Inverter sind auf eine Weise ausgebildet,
die technischer Standard ist. Der Signalspeicher ist über
zwei Durchlaßtransistoren N5 und N4 abgreifbar, welche
ermöglichen, daß der Signalspeicher über Datenleitungen BIT
und BITN sowohl versorgt als auch abgefragt wird. An den
Eingängen der Inverter I1 und I2 befinden sich Knoten NODE
1 bzw. NODE 2.
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Die Anforderung nach Nichtflüchtigkeit wird durch das
Einschließen zweier Transistoren NV1 und NV2 erfüllt, die
zu einem Fowler-Nordheim-Tunneleffekt fähig sind. Diese
Transistoren weisen schwebende Gates mit einem
Tunnelbereich zwischen dem Gate und dem Substrat jedes Transistors
auf. Das Substrat und die Source sind miteinander
verbunden. Die Source jedes nichtflüchtigen Transistors ist über
ein Übertragungsgatter TG1 an NODE 2 angeschlossen. Die
Drains sind über einen Transistors P1 an die positive
Spannungsversorgung VDD angeschlossen. Das Gate des Transistors
P1 ist mit der nichtflüchtigen Lese-Steuerleitung NVR
verbunden, welche ebenso das Gate eines weiteren Transistors
N3 steuert, der zwischen dem Inverter I1 und der negativen
Spannungsleitung VREG angeschlossen ist. Die Gates der
nicht flüchtigen Transistoren NV1 und NV2 sind wirksam über
Transistoren P3 und N6 parallel an NODE 1 angeschlossen.
Das Gate des Transistors P3 ist mit der nicht flüchtigen
Aktivierungsleitung NVA verbunden, während das Gate des
Transistors N6 mit der RAM-Aktivierungssteuerleitung RAMA
verbunden ist. Desweiteren sind Transistoren P3 und N4
zwischen den Gates der nichtflüchtigen Transistoren NV1, NV2
und dem Übertragungsgatter TG1 (und daher NODE 2)
angeschlossen, wobei das Gate des Transistors P2 an die
RAM-Aktivierungssteuerleitung RAMA angeschlossen ist und das Gate
des Transistors N7 an die nichtflüchtige
Aktivierungsleitung NVA.
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Eine CHECK IN/CHECK
OUT-Leitung zur Kommunikation mit
angrenzenden Speicherzellen ist vorgesehen, wobei die
Leitung zwei N-Kanal-Transistoren N1, N2, die als Schalter
(SW1 und SW2 in Fig. 2) dienen, einschließt. Der Schalter
N1 öffnet und schließt die Überprüfungsleitung zwischen den
angrenzenden Speicherzellen, wohingegen der Schalter N2 die
Anordnung der nichtflüchtigen Transistoren NV1, NV2
entweder in eine serielle oder parallele Beziehung steuert.
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Das Übertragungsgatter TG1 und der Schalter N1 werden
mittels eines Eingangssignals CHK1 gesteuert und der
Schalter N2 wird mittels eines Eingangssignals CHK2 gesteuert.
Die zwei Eingangssignale CHK1 und CHK2 werden gemeinsam zu
jedem Bit in dem Wort so in dem Speicher gespeichert, daß
sich die Schalter in jeder Speicherzelle zusammen öffnen
und schließen.
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Die Quellenverbindungen der nichtfliichtigen
Transistoren sind ebenso wichtig, wobei diese sicherstellen, daß die
Quelle sich immer an einem niedrigeren Potential befindet,
als die Drains und Sources. Es ist ebenso anzumerken, daß
die Quellen aller N-Kanal-Transistoren, die von den
nichtflüchtigen Transistoren und dem Schalter N2 verschieden
sind, an VREG angeschlossen sind.
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Wenn sie verwendet wird, besteht ein Wort in einer
nichtflüchtigen RAM-Gruppe aus mehreren Bitzellen, wobei
deren CHECK-INS an das CHECK-OUT des Nachbarn angeschlossen
sind. Somit ergibt sich, wenn alle Schalter N1, N2 der
Zellen geschlossen sind, eine einzige gemeinsame
Überprüfungsleitung für das gesamte Wort (vgl. Fig. 2).
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Die Speicherzellen, die unter Bezugnahme auf die
Figuren 1 und 2 beschrieben worden sind, sind so aufgebaut, daß
sie erlauben, daß zwei Überprüfungen an den nichtflüchtigen
Transistoren NV1 und NV2 durchgeführt werden. Diese beiden
Überprüfungen umfassen eine SERIELLE und eine PARALLELE
Überprüfung. Die SERIELLE Überprüfung wird verwendet, um zu
bestätigen, daß sich alle nicht flüchtigen Vorrichtungen im
EIN-Zustand befinden und die parallele Überprüfung wird
verwendet, um zu bestätigen, daß sich alle nichtflüchtigen
Vorrichtungen im AUS-Zustand befinden.
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Das Übertragungsgatter TG1 ist sowohl während der
SERIELLEN als auch der PARALLELEN Überprüfung immer
nichtleitend. Das Übertragungsgatter TG1 wird mittels eines
Eingangssignals auf Leitung CHK1 nicht leitend gemacht.
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Für die SERIELLE Überprüfung werden alle Schalter N1
(d.h. für jede Speicherzelle) geschlossen und alle Schalter
N2 werden geöffnet. NVR befindet sich im hochwertigen
Zustand, was die P-Kanäle auf VDD in den AUS-Zustand
schaltet. Jetzt sind alle nichtflüchtigen Transistoren NV1, NV2
in Serie geschaltet. Wenn alle diese Vorrichtungen auf den
EIN-Zustand programmiert werden, sollte ein Stromfluß in
der Richtung, die in Fig. 2 dargestellt ist, möglich sein
(die Richtung ist aufgrund der Quellenverbindungen
wichtig). Wenn ein solcher Strom nicht zum Fließen gebracht
werden kann, folgt daraus, daß sich mindestens eine der
nichtflüchtigen Vorrichtungen im AUS-Zustand befindet und
das Wort kann als fehlerhaft gekennzeichnet werden. Die
fehlerhafte nichtflüchtige Vorrichtung sollte keine
Bitfehler verursachen, da der redunante Transistor des Paares mit
der Arbeit fortfahren sollte.
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Die PARALLELE Überprüfung erfordert, daß alle Schalter
N1, N2 geschlossen sind und daß sich NVR im niederwertigen
Zustand befindet, so daß sich die P-Kanäle im EIN-Zustand
befinden. Somit befinden sich während des Wortes CHECK-IN
und CHECK-OUT am gleichen Knoten. Wenn sich alle
nichtflüchtigen Vorrichtungen wirklich im AUS-Zustand befinden,
ist der CHECK-Knoten unabhängig von VDD. Wenn sich jedoch
mindestens eine nichtflüchtige Vorrichtung im EIN-Zustand
befindet, wird der Überprüfungsknoten auf VDD gezogen und
ein Fehler kann signalisiert werden.
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Im Hinblick auf die vorhergehende SERIELLE und PARAL-
LELE Überprüfung ist es möglich, eine Speichergruppe
während der Herstellung eines Endprodukts zu testen. Das Ziel
dieser Tests ist es, absolut sicher zu sein, daß alle
Transistoren fehlerfrei arbeiten, d.h. sowohl in den
EIN-Zustand als auch in den AUS-Zustand geschaltet werden können.
In dieser Hinsicht sind Zellen im Stand der Technik einfach
durch ein Schreiben/Lesen von Daten getestet worden;
erfindungsgemäße Speicherzellen können unter Verwendung feiner
Tests in einer weitaus gründlicheren Weise getestet werden,
um sicherzustellen, daß der Fehlererfassungsmechanismus in
jeder einzelnen Vorrichtung arbeitet.
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Ein Beispiel eines Tests, welcher an einer
Speicherzelle, wie sie unter Bezugnahme auf die Figuren 1 und 2 der
Zeichnung hierin vorhergehend beschrieben worden ist,
durchgeführt werden kann, wird nun beschrieben. In diesem
Beispiel, welches sich auf Fünf-Bit-Wörter bezieht,
versteht sich, daß, wenn sich die nichtflüchtige Vorrichtung
in einer Zelle im.AUS-Zustand befindet, das Bit als ein
Speichern einer "1" gesehen wird. Der Test geht wie folgt
vonstatten:
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1. Das Wort wird auf 11111 programmiert, so daß sich
alle nichtflüchtigen Vorrichtungen im AUS-Zustand befinden.
Alle Schalter N1, N2 werden geschlossen, bevor versucht
wird, einen Strom entlang des CHECK-Knotens zu treiben.
Wenn ein Strom fließt, bestätigt dies, daß alle Schalter
N1, N2 geschlossen sind. Dies setzt voraus, daß alle
nichtflüchtigen Vorrichtungen erfolgreich auf den AUS-Zustand
programmiert worden sind; spätere Tests werden verwendet,
um zu bestätigen daß dies der Fall ist.
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2. Alle Schalter N1 werden geöffnet und alle Schalter
N2 werden geschlossen. Dies ist der normale
Betriebszustand. Es wird 01111 in das Wort programmiert und
zurückgelesen. Dies wird für 10111 und 11011, usw. wiederholt. Dies
überprüft, daß alle Schalter N1 geöffnet werden können.
Eine parallele Überprüfung kann durch Takten von NVR und
Schließen der Schalter N1 ebenso für jedes Muster
beinhaltet sein. Dies zeigt, ob die NVR-gesteuerten P-Kanäle
arbeiten. Dieser Test gibt zu verstehen, daß alle
nichtflüchtigen Vorrichtungen in den AUS-Zustand geschaltet werden
können und daß alle Übergangsgatter TG1 in den leitenden
Zustand gebracht werden können.
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3. Das Wort wird auf 10000 programmiert. Alle Schalter
NI werden geschlossen und ein Strom entlang des
CHECK-Knotens getrieben. Alle Schalter N2 werden geöffnet und der
Strom sollte aufhören zu fließen. Das gleiche wird mit
01000 und 00100, usw. durchgeführt. Dies entscheidet, ob
alle Schalter N2 geöffnet werden können. Es gibt ebenso zu
verstehen, daß jede nichtflüchtige Vorrichtung in den EIN-
Zustand geschaltet werden kann.
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4. Das Wort wird auf 11111 programmiert, so daß sich
alle nichtflüchtigen Vorrichtungen im AUS-Zustand befinden.
Die flüchtige RAM-Hälfte der Zellen wird so eingestellt,
daß ein hochwertiger Zustand auf der Unterseite des
Übertragungsgatters TGI erscheint. Die Schalter N1, N2 werden
geschlossen und eine PARALLELE Überprüfung wird
durchgeführt (dies schaltet die Übertragungsgatter TG1 in den AUS-
Zustand). Wenn alle Übertragungsgatter TG1 leitend sind,
wird der CHECK-Knoten auf den hochwertigen Zustand gezogen.
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Bei Verwendung der zuvor erwähnten Tests kann der
Zustand der Schalter, der Übertragungsgatter und der
nichtflüchtigen Transistoren in jeder Speicherzelle nachgewiesen
werden. Offensichtlich ist dies vorteilhaft, da es
ermöglicht, daß ein Produkt, das solche Speicherzellen
beinhaltet,
mit einem höheren Grad des Vertrauens, daß die Zellen
nicht unmittelbar vor der Verwendung ausfallen werden,
hergestellt wird. In dieser Hinsicht ist es anzumerken, daß
die Zellen zwei nichtflüchtige Transistoren beinhalten,
wobei einer ein Ersatz für den anderen ist. Diese Anordnung
liefert eine zusätzliche Zuverlässigkeit des gesamten
Systems und eine längere Lebensdauer des produkts.
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Das zuvor beschriebene spezifische Ausführungsbeispiel
ist ausschließlich veranschaulichend und Modifikationen im
Detail können innerhalb des Umfangs der vorliegenden
Erfindung durchgeführt werden. In dieser Hinsicht zeigt Fig. 3
zwei weitere mögliche Ausführungen einer nichtflüchtigen
Vorrichtung, welche aus diesem Typ des Aufbaus Vorteile
ziehen würde. Die Anordnung von Fig. 3C erfordert, daß die
nichtflüchtigen Vorrichtungen in den AUS-Zustand ausfallen
(dies wird durch Anpassen der Verfahrensparameter
erreicht), während der Ausfallzustand unwichtig ist, wenn die
Anordnung, die in Fig. 3B gezeigt ist, verwendet wird.
Speicherzellen, die die in den Figuren 3B und 3C gezeigten
Anordnungen einschließen, könnten leicht so modifiziert
werden, daß sie Ausfall-Erfassungsvorrichtungen beinhalten,
die auf denen basieren, die vorhergehend unter Bezugnahme
auf das bevorzugte Ausführungsbeispiel der vorliegenden
Erfindung beschrieben worden sind.