JPH03108974A - シャフリング／デシャフリング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば、ハイビジョンのような高品位テレビ
ジョン信号を記録・再生するＶＴＲ（ν１ｄｅｏ　Ｔａ
ｐｅ　Ｒｅｃｏｒｄｅｒ　）に内蔵されるシャツリング
／デシャフリング回路に関するものである。

〔従来の技術〕

従来のテレビジョンと比較して、著しく画質および音質
のすぐれた高品位テレビジョン方式が開発され、我国で
はハイビジョンとして規格化されている。このハイビジ
ョン信号は、１フレームの走査線数が１１２５本であり
、輝度信号帯域は２０ＭＨｚに及ぶ。したがって、ハイ
ビジョンをＶＴＲに記録するときは、従来のＶＴＲの記
録方式では不適当であり、このため種々の方法が考えら
れている。例えば、磁気ヘッドの回転数を従来の３倍と
する一方、映像信号を時間軸領域で２チヤンネルに分割
し、輝度信号に対して時間軸伸張処理を施し、１フイー
ルドを６トラツクに記録するような方式が開発されてい
る。

上記のような方式では、画面上で磁気ヘッドのスイッチ
ングノイズを避けたり、高速ビジュアルサーチ機能を保
持するために、１フイールドの映像信号を６トラツクに
合理的に分割記録するための、いわゆる、シャフリング
処理および再生時のデシャフリング処理が行われ、従来
、第５図に示すようなシャフリング回路およびデシャフ
リング回路が採用されていた。

第５図に示すシャフリング回路およびデシャフリング回
路では、例えば、第１のメモリボードＭＢ−Ａ５１が、
ディジタル化された映像信号の書込み動作を行っている
とき、第２のメモリボードＭＢ−Ｂ５２では、同期付加
回路５３・５４からの同期付加信号を上記映像ディジタ
ル信号に付加するために、読出し動作を行っている。な
お、メモリコントロール回路５５は、書込み／続出し切
替信号を出力し、メモリボードＭＢ−Ａ５１およびＭＢ
−Ｂ５２は、それぞれフレーム交代でデータの書込み動
作と読出し動作とを行うようになっている。

〔発明が解決しようとする課題〕

ところが、上記従来のシャフリングおよびデシャフリン
グ回路における同期付加回路では、比較的高価なＲＯＭ
　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）を多量に使用
しているため、ＶＴＲのコストアップを招くという問題
を生じている。

〔課題を解決するための手段〕

上記の課題を解決するために、本発明のシャフリング／
デシャフリング回路は、テレビジョン信号の１フィール
ド映像信号を複数のトラックに分割して記録するＶＴＲ
のシャフリング回路およびデシャフリング回路において
、フレームメモリとアドレスコントロール回路とＳＰＳ
変換器とから成る２組のメモリボードと、１つの同期付
加回路と、１つの同期付加信号選択回路とで構成されて
いることを特徴としている。

〔作　用〕

ハイビジョン信号を記録する場合、Ａ／Ｄ変換器でサン
プリングされた入力映像信号は、シャフリング回路の一
方のメモリボードのＳ　Ｐ　Ｓ　（Ｓｅｒｉａｌ−Ｐａ
ｒａｌｌｅｌ−３ｅｒｉａｌ　）変換器を介してフレー
ムメモリに書込まれると同時に、もう一方のメモリボー
ドのＳＰＳ変換器を介して同期付加回路から同期付加信
号データが出力され、その後、上記フレームメモリに書
込まれていたデータがＳＰＳ変換器を介して読出され、
同期付加信号が付加される。

一方、再生の場合には、磁気テープからの再生信号はＡ
／Ｄ変換器でサンプリングされ、デシャフリング回路の
一方のメモリボードのＳＰＳ変喚器を介してフレームメ
モリに書込まれると同時に、もう一方のメモリボードの
ＳＰＳ変換器を介して同期付加回路から同期付加信号デ
ータが出力され、その後、上記フレームメモリに書込ま
れていたデータがＳＰＳ変換器を介して読出され、同期
付加信号が付加される。

従来、上記のデータ読出し動作は、各メモリボードに設
けられた同期付加回路により行われたが、本発明では、
同期付加回路は１つのみとし、同期付加信号選択回路に
よって、読出しの行われているメモリボードに対して、
上記同期付加回路から出力される同期付加信号を選択し
て読出す。同期付加回路が１つ減るため、ＲＯＭの使用
量が減り、一方、同期付加信号選択回路は比較的低価格
の部品で構成できるので、全体としてコストダウンが可
能になる。

〔実施例〕

本発明の一実施例を第１図乃至第４図に基づいて説明す
れば、以下の通りである。

ハイビジジン用ＶＴＲとして、例えば、磁気ヘッドの回
転数を従来の３倍とする一方、映像信号を時間軸領域で
２チヤンネルに分割し、輝度信号に対して時間軸伸張を
行い、１フイールドを６トラツクに記録するような方式
を採用する。

このようなＶＴＲでは、記録時には、映像信号は第４図
（ａ）に示すように、入力アンプ２１で増幅され、Ａ／
Ｄ変換器２２でサンプリングされたのち、シャフリング
回路２３において、１フイールドの信号が、６トラツク
に対し定められた順序に分解配列されると同時に時間軸
調整され、Ｄ／Ａ変換器２４で再びアナログ化され、変
調器２５で変調され、記録アンプ２６で増幅されたのち
磁気ヘッド２７を介して磁気テープ２８に記録されるよ
うになっている。

再生時には、第４図（ｂ）に示すように、磁気テープ２
８に記録された映像信号は、磁気ヘッド２７を介して出
力され、再生アンプ２９で増幅されたのち復調器３０で
復調され、Ａ／Ｄ変換器３１でディジタル化され、Ｔ　
Ｂ　Ｃ（Ｔｉｍｅ　Ｂａ５ｅ　Ｃｏｒｒｅｃｔｉｏｎ）
回路３２で時間軸補正されたのち、デシャフリング回路
３３において、ハイビジョン映像信号を形成するように
、信号の配列形成が行われると同時に時間軸調整され、
Ｄ／Ａ変換器３４でアナログ化され、出力アンプ３５で
増幅されたのち出力されるようになっている。

上記の記録回路におけるシャツリング回路２３および再
生回路におけるデシャフリング回路３３は、いづれも第
１図に示すような構成を有している。すなわち、フレー
ムメモリを含む２個のメモリボードＭＢ−ＡｌおよびＭ
Ｂ−８２は、それぞれ同期付加信号選択回路３に結合さ
れるとともに、メモリコントロール回路４の出力側が接
続されている。また、同期付加信号選択回路３には、メ
モリコントロール回路４の出力側が接続されているとと
もに、同期付加回路５と接続されている。

上記した同期付加信号選択回路３の一例を、第２図に示
す。オペアンプ６・・・によってスリーステートバッフ
ァを形成し、信号選択端子７から入力される読出し／書
込み信号によって、メモリボードＭＢ−Ａｌあるいはメ
モリボードＭＢ−Ｂ２のいづれかに同期付加信号が付加
できるように、アンプ８およびインバータ９が設けられ
ている。

第１図に示すメモリボードＭＢ−ＡｌおよびＭＢ−Ｂ２
の概略の構成を第３図に示す。第３図において、サンプ
リングされた映像信号は、各メモリボードＭＢ−Ａ１と
ＭＢ−８２の複数のＳＰＳ変換器１０および１１に入力
されるようになっている。これらＳＰＳ変換器１０およ
び１１は、それぞれ、メモリボードＭＢ−ＡＩおよびＭ
Ｂ−１３２のフレームメモリＦＭ−Ａ１２およびＦＭ−
Ｂ１３に接続され、また、上記各フレームメモリＦＭ−
Ａ１２およびＦＭ−８１３には、それぞれアドレスコン
トロール回路１４および１５が接続されている。また、
上記各メモリボードＭＢ−ＡＩおよびＭＢ−Ｂ２のＳＰ
Ｓ変換器１０および１１の出力側からは、シャフリング
またはデシャフリングされた映像信号が出力されるよう
になっている。なお、アドレスコントロール回路１４お
よび１５は、入力された映像信号が、フレームメモリＦ
Ｍ−Ａ１２およびＦＭ−８１３の指定されたアドレスに
収納されるように制御するものである。

上記の構成を有するシャフリング回路２３を備えたハイ
ビジョン用ＶＴＲにおいて、第４図（ａ）に示す記録系
による映像信号の記録時には、入力映像信号は入力アン
プ２１で増幅され、Ａ／Ｄ変換器２２でサンプリングさ
れ、シャフリング回路２３に人力されるが、例えばサン
プリングレートが８ビツトとすると、シャツリング回路
２３の一方のメモリボード、例えばＭＢ−ＡＩのＳＰＳ
変換器１０において、８つのシリアル映像データを８ビ
ツトのパラレル映像データ８個に変換し、フレームメモ
リＦＭ−Ａ１２に書込まれる。同時に、もう一方のメモ
リボードＭＢ−Ｂ２のＳＰＳ変換器１１によって、同期
付加回路５からの、例えば８ビツトのパラレル同期付加
信号データをシリアルデータに変換し、８ビツトの映像
信号データと１ビツトの同期付加信号をパラレルに出力
し、その後に、フレームメモリＦＭ−８１３に書込まれ
ていた８ビツトのパラレル映像データをｓＰｓ変換器１
１でシリアルデータに変換し、８ビツト分をパラレルに
読出し、Ｄ／Ａ変換器２４に入力しアナログ信号に変換
される。

上記の各フレームメモリＦＭ−Ａ１２およびＦＭ−８１
３への書込みと読出しは、メモリコントロール回路４か
ら出力される、１５Ｈｚの読出し／書込み切換信号が、
同期付加信号選択回路３の信号選択端子７を介してアン
プ８およびインバータ９を通じてメモリボードＭＢ−Ａ
ＩおよびＭＢ−８２に入力されることにより、フレーム
交代で行われ、同期付加回路５は、読出しが行われてい
るメモリボードに対してのみ同期付加信号を付加するの
で、記録においては、同期付加回路５は１つのみでよい
。

上記のように、シャフリング回路２３がら読出され、同
期付加信号を付加された信号は、Ｄ／Ａ変換器２４でア
ナログ化され、変調器２５で変調され、記録アンプ２６
で増幅されたのち、磁気ヘッド２７を介して磁気テープ
２８に記録される。

次に、デシャフリング回路３３を備えたハイビジョン用
ＶＴＲにおいて、第４図（ｂ）に示す再生系による映像
信号の再生時には、磁気テープ２８から磁気ヘッド２７
を介して出力された再生信号は、再生アンプ２９で増幅
され、復調器３０で復調後、Ａ／Ｄ変換器３１でサンプ
リングされ、ＴＢＣ回路３２で時間軸補正されてデシャ
フリング回路３３の一方のメモリボード、例えばＭＢ−
Ａ１のＳＰＳ変換器１０において、８つのシリアル映像
データを８ビツトのパラレル映像データ８個に変換し、
フレームメモリＦＭ−Ａ１２に書込まれる。同時に、も
う一方のメモリボードＭＢ−Ｂ２のＳＰＳ変換器１１に
よって、同期付加回路５からの、例えば８ビツトのパラ
レル同期付加信号データをシリアルデータに変換し、８
ビツトの映像信号データと１ビツトの同期付加信号をパ
ラレルに出力し、その後、上記フレームメモリＦＭ−Ｂ
１３に書込まれていた８ビツトのパラレル映像データを
ＳＰＳ変換器１１でシリアルデータに変換し、８ビツト
分をパラレルに読出し、Ｄ／Ａ変換器３４において、も
とのハイビジョン信号に復元され、出力アンプ３５で増
幅され、出力される。

記録の場合と同様に、再生の場合においても、各フレー
ムメモリＦＭ−Ａ１２およびＦＭ−Ｂ１３への書込みと
読出しは、メモリコントロール回路４から出力される１
５Ｈｚの読出し／書込み切換信号が、同期付加信号選択
端子７を介してアンプ８およびインパーク９を通じてメ
モリボードＭＢ−ＡＩおよびＭＢ−８２に入力されるこ
とにより、フレーム交代で行われ、同期付加回路５は、
読出しが行われているメモリボードに対してのみ同期付
加信号を付加するため、再生においても同期付加回路５
は１つのみでよいことになる。

〔発明の効果〕

本発明に係るシャフリング／デシャフリング回路は、以
上のように、ハイビジョン用ＶＴＲ０回路を簡略化する
ために、テレビジジン信号の１フィールド映像信号を複
数のトラックに分割して記録するＶＴＲのシャフリング
回路およびデシャフリング回路において、フレームメモ
リとアドレスコントロール回路とＳＰＳ変換器とから成
る２組のメモリボードと、１つの同期付加回路と、１つ
の同期付加信号選択回路とで構成されたものである。

このように、同期付加回路は、シャツリング回路および
デシャフリング回路にそれぞれ１つだけ設ければよく、
従来の回路と比較して同期付加回路が２つ減少するので
、ＲＯＭの使用量が半減するばかりか、新しく設けられ
る同期付加信号選択回路は低価格のｔＣ回路で構成する
ことができ、全体としてＶＴＲの低価格化を実現できる
という効果を奏する。

【図面の簡単な説明】

第１図乃至第４図は本発明の一実施例を示すものである
。 第１図はシャフリング回路およびデシャフリング回路の
概略の構成を示すブロック図である。 第２図は同期付加信号選択回路の概略の構成を示すブロ
ック図である。 第３図はメモリボードの概略の構成を示すブロック図で
ある。 第４図はハイビジョン用ＶＴＲの概略の構成を示すもの
であって、同図（ａ）はハイビジョンＶＴＲの記録系の
構成を示すブロック図、同図（ｂ）はハイビジョン用Ｖ
ＴＲの再生系の構成を示すブロック図である。 第５図は従来例を示すもので、シャフリング回路および
デシャフリング回路の概略の構成を示すブロック図であ
る。 ■・２はメモリボード、３は同期付加信号選択回路、４
はメモリコントロール回路、５は同期付加回路、１０・
１１はｓｐｓ変換器、１２・１３はフレームメモリ、２
３はシャフリング回路、３３はデシャフリング回路であ
る。 第 ２ 図

Claims (1)

1. 【特許請求の範囲】 １、テレビジョン信号の１フィールド映像信号を複数の
   トラックに分割して記録するＶＴＲのシャフリング回路
   およびデシャフリング回路において、 フレームメモリとアドレスコントロール回路とＳＰＳ変
   換器とから成る２組のメモリボードと、１つの同期付加
   回路と、１つの同期付加信号選択回路とで構成されてい
   ることを特徴とするシャフリング／デシャフリング回路
   。