JPH0310421A - 誤り検出訂正回路 - Google Patents
誤り検出訂正回路Info
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- JPH0310421A JPH0310421A JP14452989A JP14452989A JPH0310421A JP H0310421 A JPH0310421 A JP H0310421A JP 14452989 A JP14452989 A JP 14452989A JP 14452989 A JP14452989 A JP 14452989A JP H0310421 A JPH0310421 A JP H0310421A
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- 238000001514 detection method Methods 0.000 title claims abstract description 35
- 208000011580 syndromic disease Diseases 0.000 claims abstract description 33
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
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- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
- 241000282887 Suidae Species 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- 238000000926 separation method Methods 0.000 description 1
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は誤り訂正検出回路に関し、より具体的には、デ
ィジタル・データの伝送（記録・再生）時に発生する誤
りを検出訂正する回路に関する。
ィジタル・データの伝送（記録・再生）時に発生する誤
りを検出訂正する回路に関する。
［従来の技術］
一般に、ディジタル・データの記録・再生システム、即
ちデータ伝送システムでは伝送誤りを訂正する誤り訂正
符号が用いられる。第４図は、従来の誤り検出訂正回路
の構成ブロック図を示す。
ちデータ伝送システムでは伝送誤りを訂正する誤り訂正
符号が用いられる。第４図は、従来の誤り検出訂正回路
の構成ブロック図を示す。
入力端子１０には、記録（又は送信）側で誤り訂正符号
化された後、伝送系を通り、伝送誤りを含むディジタル
・データが入力するものとする。データ再生回路１２は
、入力端子１０の入力データを復調、同期分離及びＩＤ
認識などの処理により再生して、再生データを出力する
。この再生データは、認識された！Ｄ情報を元に直接デ
ータ・メモリ２０に書込まれると同時に、誤り訂正のた
めにシンドローム計算回路１４に印加される。
化された後、伝送系を通り、伝送誤りを含むディジタル
・データが入力するものとする。データ再生回路１２は
、入力端子１０の入力データを復調、同期分離及びＩＤ
認識などの処理により再生して、再生データを出力する
。この再生データは、認識された！Ｄ情報を元に直接デ
ータ・メモリ２０に書込まれると同時に、誤り訂正のた
めにシンドローム計算回路１４に印加される。
シンドローム計算回路１４は、周知の方法により伝送デ
ータのシンドローム計算を行ない、各符号のシンドロー
ムをシンドローム・メモリ１６に順次書き込む。誤り位
置及び誤りパターンの計算回路１８は、シンドローム・
メモリ１６に書き込まれたシンドロームを読み出し、復
号計算する。
ータのシンドローム計算を行ない、各符号のシンドロー
ムをシンドローム・メモリ１６に順次書き込む。誤り位
置及び誤りパターンの計算回路１８は、シンドローム・
メモリ１６に書き込まれたシンドロームを読み出し、復
号計算する。
ここで、該当符号のシンドロームか全てＯであれば、誤
り無しと判断して、その符号の処理を終わる。しかし、
シンドロームの全てか０でない場合、即ち誤りがある場
合で、且つこれらのシンドロームに基づきその誤りを訂
正可能と判断したときには、回路１８は、誤り位置及び
誤りパターンを算出し、その結果を用いてデータ・メモ
リ２０のデータを訂正する。また、誤り訂正が不可能と
判断した場合、該当符号のデータ・メモリ２０上のデー
タはそのままとし、誤りが含まれていることを示す修正
フラグを新たにデータ・メモリ２０に書き込む処理など
を行なう。
り無しと判断して、その符号の処理を終わる。しかし、
シンドロームの全てか０でない場合、即ち誤りがある場
合で、且つこれらのシンドロームに基づきその誤りを訂
正可能と判断したときには、回路１８は、誤り位置及び
誤りパターンを算出し、その結果を用いてデータ・メモ
リ２０のデータを訂正する。また、誤り訂正が不可能と
判断した場合、該当符号のデータ・メモリ２０上のデー
タはそのままとし、誤りが含まれていることを示す修正
フラグを新たにデータ・メモリ２０に書き込む処理など
を行なう。
データ・メモリ２０のデータは最終的に、出力端子２２
から出力される。
から出力される。
［発明が解決しようとする課題］
上記従来例において、扱うディジタル・データが画像デ
ータの場合、訂正不能データに対しては補間により有効
に修正できることか少なくない。
ータの場合、訂正不能データに対しては補間により有効
に修正できることか少なくない。
このような場合、訂正不能となって補間処理の対象にな
る確率によりも、誤訂正の確率が大きな問題となる。即
ち、再生画像の画質劣化の程度は、誤訂正がおきた場合
の方が大きいということである。
る確率によりも、誤訂正の確率が大きな問題となる。即
ち、再生画像の画質劣化の程度は、誤訂正がおきた場合
の方が大きいということである。
特に、インターリーブなどのバースト・エラー対策が充
分効果的に行なえない場合、バースト・エラーによる誤
訂正を極力小さくするような対策が必要になる。例えば
、誤り訂正符号の構成方向にバースト・エラーが残って
しまった場合、２誤り検出・１誤り訂正可能な符号でお
よそ１１５００程度、２誤り検出・２誤り訂正可能な符
号でおよそ１／２０程度の確率で、誤訂正が発生する。
分効果的に行なえない場合、バースト・エラーによる誤
訂正を極力小さくするような対策が必要になる。例えば
、誤り訂正符号の構成方向にバースト・エラーが残って
しまった場合、２誤り検出・１誤り訂正可能な符号でお
よそ１１５００程度、２誤り検出・２誤り訂正可能な符
号でおよそ１／２０程度の確率で、誤訂正が発生する。
通常は、このようなバースト・エラーの発生確率自体が
小さいので、符号としての誤訂正確率は小さいが、実際
にバースト・エラーが起こると、かなり大きな確率で誤
訂正が生じることになる。
小さいので、符号としての誤訂正確率は小さいが、実際
にバースト・エラーが起こると、かなり大きな確率で誤
訂正が生じることになる。
前述のように、画像データなどのように補間処理で有効
に対応できるデータの場合、補間確率が多少上がっても
、誤訂正確率を下げるのか画質、即ち信号品質の点で重
要になってくる。
に対応できるデータの場合、補間確率が多少上がっても
、誤訂正確率を下げるのか画質、即ち信号品質の点で重
要になってくる。
そこで本発明は、バースト・エラーによる誤訂正の確率
が小さくなるような誤り検出訂正回路を提示することを
目的とする。
が小さくなるような誤り検出訂正回路を提示することを
目的とする。
［課題を解決するための手段］
本発明に係る誤り検出訂正回路は、入力データから、誤
り訂正検出のためのシンドローム計算を行なうンンドロ
ーム計算手段と、当該シンドローム計算手段の計算結果
を記憶するシンドローム・メモリ手段と、バースト・エ
ラーを検出するバースト・エラー検出手段と、当該バー
スト・エラー検出手段の検出結果を記憶するバースト・
メモリ手段と、当該シンドローム・メモリ手段及びバー
スト・メモリ手段の記憶情報を参照して誤り訂正符号の
復号計算を行ない、入力データの誤りを訂正する誤り訂
正手段とからなり、バースト・エラー箇所では、訂正可
能と判断した場合でも当該誤り訂正手段による訂正を禁
止することを特徴とする。
り訂正検出のためのシンドローム計算を行なうンンドロ
ーム計算手段と、当該シンドローム計算手段の計算結果
を記憶するシンドローム・メモリ手段と、バースト・エ
ラーを検出するバースト・エラー検出手段と、当該バー
スト・エラー検出手段の検出結果を記憶するバースト・
メモリ手段と、当該シンドローム・メモリ手段及びバー
スト・メモリ手段の記憶情報を参照して誤り訂正符号の
復号計算を行ない、入力データの誤りを訂正する誤り訂
正手段とからなり、バースト・エラー箇所では、訂正可
能と判断した場合でも当該誤り訂正手段による訂正を禁
止することを特徴とする。
［作用］
上記手段により、バースト・エラーの箇所で誤訂正を行
なう確率を小さくできる。
なう確率を小さくできる。
〔実施例］
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例の構成ブロック図を示す。入
力端子３０には、入力端子１０と同様に、伝送誤りを含
むディジタル・データか入力する。
力端子３０には、入力端子１０と同様に、伝送誤りを含
むディジタル・データか入力する。
データ再生回路３２は、入力端子３０の入力データを復
調、同期分離及び！Ｄ認識などの処理により再生して、
再生データを出力する。この再生データは、認識された
！Ｄ情報を元に直接データ・メモリ４０に書込まれると
同時に、誤り訂正のためにシンドローム計算回路３４に
印加される。シンドローム計算回路３４は、周知の方法
により伝送データのシンドローム計算を行ない、各符号
のシンドロームをシンドローム・メモリ３６に順次書き
込む。
調、同期分離及び！Ｄ認識などの処理により再生して、
再生データを出力する。この再生データは、認識された
！Ｄ情報を元に直接データ・メモリ４０に書込まれると
同時に、誤り訂正のためにシンドローム計算回路３４に
印加される。シンドローム計算回路３４は、周知の方法
により伝送データのシンドローム計算を行ない、各符号
のシンドロームをシンドローム・メモリ３６に順次書き
込む。
バースト・エラー検出回路４４は、データ再生回路３２
での再生時の情報からバースト・エラーを検出する。バ
ースｉ・・エラーの検出方法としては、例えば、再生信
号のエンベロープを監視する方法、冗長度を持つ変調方
式を利用した方法などがある。
での再生時の情報からバースト・エラーを検出する。バ
ースｉ・・エラーの検出方法としては、例えば、再生信
号のエンベロープを監視する方法、冗長度を持つ変調方
式を利用した方法などがある。
第２図は、ディジタルＶＴＲの再生系におけるバースト
・エラー検出回路の回路構成例を示す。
・エラー検出回路の回路構成例を示す。
この場合、入力端子３０には再生ヘッドの出力が入力し
ており、データ再生回路３２内の再生アンプ５０の出力
がバースト検出回路４４に供給される。バースト検出回
路４４では、検波回路５２が再生アンプの出力を包路線
検波し、比較回路５４が検波回路５２の検波出力を所定
の閾値電圧５６と比較する。比較回路５４の出力がバー
スト検出回路４４の出力であるバースト検出信号になる
。
ており、データ再生回路３２内の再生アンプ５０の出力
がバースト検出回路４４に供給される。バースト検出回
路４４では、検波回路５２が再生アンプの出力を包路線
検波し、比較回路５４が検波回路５２の検波出力を所定
の閾値電圧５６と比較する。比較回路５４の出力がバー
スト検出回路４４の出力であるバースト検出信号になる
。
第２図の構成は、再生ヘッドの出力レベルが低下すると
、データ再生回路３２でデータが正確に再生されない確
率が高くなり、再生データ中の誤りが非常に多くなって
しまうことを利用している。
、データ再生回路３２でデータが正確に再生されない確
率が高くなり、再生データ中の誤りが非常に多くなって
しまうことを利用している。
第３図は、冗長度を持つ変調方式を利用した場合のバー
スト検出回路の構成例を示す。映像信号のディジタル記
録再生系では、伝送系の特性から記録信号の低周波成分
を抑圧する必要かあり、そのため、例えば８−９変換方
式のような冗長度を持つ変調方式を用いることがよく行
なわれる。この場合、データ再生系では、復調の際に８
−９逆変換を行なうことになるが、伝送誤りのために本
来８−９変換で未使用の９ビツト・データが再生される
ことがある。このような９ビツト・データをカウントし
、所定時間内で所定数以上存在する場合にはバースト・
エラーと判断する。
スト検出回路の構成例を示す。映像信号のディジタル記
録再生系では、伝送系の特性から記録信号の低周波成分
を抑圧する必要かあり、そのため、例えば８−９変換方
式のような冗長度を持つ変調方式を用いることがよく行
なわれる。この場合、データ再生系では、復調の際に８
−９逆変換を行なうことになるが、伝送誤りのために本
来８−９変換で未使用の９ビツト・データが再生される
ことがある。このような９ビツト・データをカウントし
、所定時間内で所定数以上存在する場合にはバースト・
エラーと判断する。
即ち、入力端子３０には９ビツトの再生データが入力し
、データ再生回路３２では、８−９逆変換のテーブル５
８により９ビツト・データを８ビツト・データに変換す
る。８ビツトへの変換不能の９ビツト・データが存在す
ると、それを示す信号がパルス発生回路６０に送られ、
パルス発生回路６０がパルスを発生する。カウンタ６２
はパルス発生回路６０の発生するパルスを所定時間、計
数し、所定数以上になるとバースト・エラー信号を出力
する。
、データ再生回路３２では、８−９逆変換のテーブル５
８により９ビツト・データを８ビツト・データに変換す
る。８ビツトへの変換不能の９ビツト・データが存在す
ると、それを示す信号がパルス発生回路６０に送られ、
パルス発生回路６０がパルスを発生する。カウンタ６２
はパルス発生回路６０の発生するパルスを所定時間、計
数し、所定数以上になるとバースト・エラー信号を出力
する。
第１図に戻り、バースト・エラー検出回路４４は上記の
ようにしてバースト・エラーを検出し、バースト・エラ
ー検出信号を出力する。このバースト・エラー検出信号
はバースト・メモリ４６の該当符号に対応するアドレス
に書き込まれる。
ようにしてバースト・エラーを検出し、バースト・エラ
ー検出信号を出力する。このバースト・エラー検出信号
はバースト・メモリ４６の該当符号に対応するアドレス
に書き込まれる。
誤り位置及び誤りパターンの計算回路３８は、シンドロ
ーム・メモリ３６に書き込まれたシンドローム、及びバ
ースト・メモリ４６のバースト・エラー検出信号を読み
込んで、誤り訂正符号の復号計算を行なう。ここで、該
当符号のシンドロームが全てＯであれば、誤り無しと判
断して、その符号の処理を終わる。しかし、シンドロー
ムの全てがＯでない場合、−即ち誤りがある場合で、且
つこれらのシンドロームからその誤りを訂正可能と判断
したときには、回路３８は、誤り位置及び誤りパターン
を算出し、その結果を用いてデータ・メモリ２０のデー
タを訂正する。この際、バースト・メモリ４６を参照し
、該当符号でバースト・エラーがある場合には、データ
・メモリ４０のデータの訂正動作を禁止し、以下の誤り
訂正不能時の処理を行なう。
ーム・メモリ３６に書き込まれたシンドローム、及びバ
ースト・メモリ４６のバースト・エラー検出信号を読み
込んで、誤り訂正符号の復号計算を行なう。ここで、該
当符号のシンドロームが全てＯであれば、誤り無しと判
断して、その符号の処理を終わる。しかし、シンドロー
ムの全てがＯでない場合、−即ち誤りがある場合で、且
つこれらのシンドロームからその誤りを訂正可能と判断
したときには、回路３８は、誤り位置及び誤りパターン
を算出し、その結果を用いてデータ・メモリ２０のデー
タを訂正する。この際、バースト・メモリ４６を参照し
、該当符号でバースト・エラーがある場合には、データ
・メモリ４０のデータの訂正動作を禁止し、以下の誤り
訂正不能時の処理を行なう。
誤り訂正が不可能と判断した場合、該当符号のデータ・
メモリ４０上のデータはそのままとし、誤りが含まれて
いることを示す修正フラグを新たにデータ・メモリ４０
に書き込む処理などを行なう。
メモリ４０上のデータはそのままとし、誤りが含まれて
いることを示す修正フラグを新たにデータ・メモリ４０
に書き込む処理などを行なう。
以上の処理の後、修正フラグの立っているブタに対して
は、データ修正回路４８により訂正不能データを修正す
る。例えば画像データの場合には、周辺画素のデータを
使った補間により修正する。この処理の後、データ・メ
モリ４０のデータは出力端子４２から出力される。
は、データ修正回路４８により訂正不能データを修正す
る。例えば画像データの場合には、周辺画素のデータを
使った補間により修正する。この処理の後、データ・メ
モリ４０のデータは出力端子４２から出力される。
［発明の効果］
以上の説明から容易に理解できるように、本発明によれ
ば、バースト・エラー等が原因の誤訂正の確率を小さく
することができる。例えば、画像データなどのように補
間処理を有効に行なえるデータを取り扱う場合には、再
生画像の画質劣化を小さくできるという効果がある。
ば、バースト・エラー等が原因の誤訂正の確率を小さく
することができる。例えば、画像データなどのように補
間処理を有効に行なえるデータを取り扱う場合には、再
生画像の画質劣化を小さくできるという効果がある。
第１図は本発明の一実施例の構成ブロック図、第２図は
第１図のバースト・エラー検出回路４４の回路構成例、
第３図はバースト・エラー検出回路４４の別の回路構成
例、第４図は従来例の構成ブロック図である。 ３０：入力端子 ３２：データ再生回路 ３４：シンド
ローム計算回路 ３６；シンドローム・メモリ ３８：
誤り位置及び誤りパターン計算回路４０：データ・メモ
リ ４２：出力端子４４：バースト・エラー検出回路
４６：バースト・メモリ ４７：データ修正回路
第１図のバースト・エラー検出回路４４の回路構成例、
第３図はバースト・エラー検出回路４４の別の回路構成
例、第４図は従来例の構成ブロック図である。 ３０：入力端子 ３２：データ再生回路 ３４：シンド
ローム計算回路 ３６；シンドローム・メモリ ３８：
誤り位置及び誤りパターン計算回路４０：データ・メモ
リ ４２：出力端子４４：バースト・エラー検出回路
４６：バースト・メモリ ４７：データ修正回路
Claims (1)
- 入力データから、誤り訂正検出のためのシンドローム計
算を行なうシンドローム計算手段と、当該シンドローム
計算手段の計算結果を記憶するシンドローム・メモリ手
段と、バースト・エラーを検出するバースト・エラー検
出手段と、当該バースト・エラー検出手段の検出結果を
記憶するバースト・メモリ手段と、当該シンドローム・
メモリ手段及びバースト・メモリ手段の記憶情報を参照
して誤り訂正符号の復号計算を行ない、入力データの誤
りを訂正する誤り訂正手段とからなり、バースト・エラ
ー箇所では、訂正可能と判断した場合でも当該誤り訂正
手段による訂正を禁止することを特徴とする誤り検出訂
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144529A JP2751415B2 (ja) | 1989-06-07 | 1989-06-07 | 誤り検出訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144529A JP2751415B2 (ja) | 1989-06-07 | 1989-06-07 | 誤り検出訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0310421A true JPH0310421A (ja) | 1991-01-18 |
| JP2751415B2 JP2751415B2 (ja) | 1998-05-18 |
Family
ID=15364443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1144529A Expired - Fee Related JP2751415B2 (ja) | 1989-06-07 | 1989-06-07 | 誤り検出訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751415B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073952A1 (fr) * | 2000-03-27 | 2001-10-04 | Matsushita Electric Industrial Co., Ltd. | Decodeur et procede de decodage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224528A (ja) * | 1987-03-13 | 1988-09-19 | Matsushita Electric Ind Co Ltd | 誤り訂正回路 |
-
1989
- 1989-06-07 JP JP1144529A patent/JP2751415B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224528A (ja) * | 1987-03-13 | 1988-09-19 | Matsushita Electric Ind Co Ltd | 誤り訂正回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073952A1 (fr) * | 2000-03-27 | 2001-10-04 | Matsushita Electric Industrial Co., Ltd. | Decodeur et procede de decodage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751415B2 (ja) | 1998-05-18 |
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Legal Events
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|---|---|---|---|
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