JPH03102909A - 逓倍器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、クロックの逓倍器に関し、特に、デューティ
ーが５０％であるクロックを入力し、出力として周波数
が入力クロック周波数の偶数倍、デューティーが５０％
であるクロックを出力する逓倍器に関する。

［従来の技術］ 従来、逓倍器としては、発振器を用いた位相同期ループ
（ＰＬＬ　（Ｐｈａｓｅ　　Ｌｏｃｋ　Ｌｏｏｐ　）　
）などを使用し、周波数を逓倍していた。発振器は、出
力するクロックの周波数以上の周波数で発振するように
なっている。

［発明が解決しようとする課題］ 然しなから、上述した従来の逓倍器にあっては、出力す
るクロックの周波数以上の周波数で発振する発振器を必
要としているので、入カクロック周波数の偶数倍、デュ
ーティーが５０％である出力クロックの生成が容易には
行なわれていないという問題があった． ［課題を解決するための手段］ このような問題点を解決するための手段は、入力された
クロックの偶数倍のクロックを生成する逓倍器において
、入力されたクロックを遅延量入力により可変遅延させ
る第１のクロック遅延手段と、第１のクロック遅延手段
により遅延させたクロックをさらに可変遅延させる第２
のクロック遅延手段と、入力されたクロックと第１のク
ロック遅延手段により遅延させたクロックとの排他的論
理和及び論理積を行うＥＸ−ＯＲゲート及び第１のＡＮ
Ｄゲートと、第１のクロック遅延手段により遅延させた
クロック及び第２のクロック遅延手段により遅延させた
クロックの論理積な行う第２のＡＮＤゲートと、入力さ
れたクロックのパルス幅を測定する第ｌのパルス幅測定
手段と、第１及び第２のＡＮＤゲートの出ノノのパルス
幅を測定する第２及び第３のパルス幅測定手段と、該パ
ルス幅測定手段の出力の定数倍を行う第１及び第２の乗
算器と、第１のパルス幅測定手段の出力と第１の乗算器
の出力とを比較する第１の比較手段と、第１のパルス幅
測定手段の出力と第２の乗算器の出力とを比較する第２
の比較手段と、該第１及び第２の比較手段の出力を前記
クロック遅延手段の遅延量入力とするために、累計し保
持する第１及び第２の遅延量保持手段とを備えて構成し
たものである。

［実施例コ 以下、添付図面に基づいて本発明の実施例に係る逓倍器
を説明する。

第１図及び第２図は、本発明の一実施例に係る逓倍器の
構或図である．実施例に係る逓倍器は、入力されたデュ
ーティー５０％のクロックの偶数倍の周波数及び、デュ
ーティーが５０％であるクロックを必要とする逓倍器で
あって、第１図に示すように、入力されたクロックを遅
延量入力により可変遅延させる第１のクロック遅延千段
ｌと、第１のクロック遅延手段１により遅延させたクロ
ックをさらに可変遅延させる第２のクロック遅延手段２
と、入力されたクロックと第ｌのクロック遅延手段１に
より遅延させたクロックの排他的論理和を行うＥＸ−Ｏ
Ｒゲート３及び論理積を行う第１のＡＮＤゲート４と、
第１のクロック遅延手段１により遅延させたクロック及
び第２のクロック遅延手段２により遅延させたクロック
の論理積な行う第２のＡＮＤゲート５と、入力されたク
ロックのパルス幅を測定する第１のパルス幅測定手段６
と、第１及び第２のＡＮＤゲート４．５の出力のパルス
幅を夫々測定する第２及び第３のパルス幅測定千段７，
８と、第２及び第３のパルス幅測定千段７，８の出力の
定数倍を行う第１及び第２の乗算器９．１１と、第ｌの
パルス幅測定手段６の出力と第１の乗算器９の出力とを
比較する第１の比較手段ｌ２と、第１のパルス幅測定手
段６の出力と第２の乗算器１１の出力とを比較する第２
の比較手段１３と、第１及び第２の比較手段１２．１３
の出力を第１及び第２のクロック遅延手段の遅延量入力
とするために、累計し保持する第１及び第２の遅延量保
持千段１４，１５とを備えて一構成ブロックを構成して
いる。

また、逓倍器においては、第２図に示すように、各一槁
成ブロックからの出力遅延クロックを次段の入カクロッ
クとするように、複数の一構或ブロックを連続させて接
続し、各一構成ブロックを、該各一構或ブロックからの
出力クロックの論理和を行なうＯＲゲート３００に接続
してある。

従って、実施例に係る逓信器によれば以下のように出力
クロックが生或される。

図において、１０は入力クロック、２０は入力クロック
を入力クロックのパルス幅の局倍遅延させたクロック、
３０は遅延クロック２０を入力クロックのパルス幅の局
倍遅延させたクロック、４０は入力クロックのパルス幅
を邪倍した出力クロック、５０は入力クロック１０と遅
延クロック２０を論理積した禎クロック、６０は遅延ク
ロック２０と遅延クロック３０を論理禎した禎クロック
、７０は入力クロック１０のパルス幅信号、８０は積ク
ロック５０のパルス幅信号、９０は積クロック６０のパ
ルス幅信号、１００はパルス幅信号８０をｎ／　（ｎ−
　１）倍したパルス幅信号、１１０はパルス幅信号９０
をｎ／（ｎ−１）倍したパルス幅信号、１２０は定数（
ｎ／（ｎ−１））　、１　３　０は入力パルス幅信号７
０とパルス幅信号１００の比較結果信号、１４０は入力
パルス幅信号７０とパルス幅信号１１０の比較結果信号
、１５０は比較結果信号１３０を累計した遅延量信号、
１６０は比較結果信号１４０を累計した遅延量信号、２
００は入力クロック、２１０〜２３０は郊ずつ遅延させ
た遅延クロック（クロック３０に相当）、２４０〜２８
０は郊ずつ遅延し、パルス幅が届であるクロック（クロ
ック４０に相当）、２９０は入力クロック周波数のｎ倍
の周波数のクロックである。

デューティーが５０％である入力クロック１０は、第１
のクロック遅延手段１に通されて遅延されたクロック２
０が作られる。さらに、クロック２０は第２のクロック
遅延千段２に通されて遅延されたクロック３０が作られ
る。入力クロック１０及び遅延されたクロック２０は排
他的論理和により出力クロック４０、論理積により積の
クロック５０が作られる。また、遅延クロツク２０及び
クロック３０から論理積により積のクロック６０が作ら
れる。パルス幅測定手段６，７，８は積分回路で構戊さ
れており、入カクロツク１０及び積のクロック４０．５
０の正の部分のパルス幅に応じたパルス幅信号７０．８
０及び９０を出力する。パルス幅信号８０及び９０は第
１及び第２の乗算器９，１１により定数１２０と乗算さ
れパルス幅信号１００及び１１０となる。

定数１２０は入カクロック周波数を何倍するかにより決
定され、ｎ倍する時定数１２０はｎ ｎ−１　　　但しｎは２以上の偶数 となる。

入力クロックのパルス幅信号７０と、遅延クロ・ノクの
パルス幅信号１００及び１１０はそれぞれ第１及び第２
の比較手段１２．１３により大小が比較され、比較結果
１３０及び１４０が出力される。第１及び第２の遅延量
保持手段１４．１５は積分回路で構成されており、比較
結果１３０及び１４０をそれぞれ累計し第１及び第２の
クロック遅延手段１．２に出力されるクロック遅延凰１
５０及び１６０を保持ずる。これにより第１及び第２の
クロック遅延手段１，２は入力クロック１０に対してパ
ルス幅の局倍（ｎ倍する時）遅れた遅延クロック２０、
及び遅延クロック２０に対して同じくパルス幅の％倍（
ｎ倍する時）遅れた遅延クロック３０を保持ずる遅延量
となる。従って、出力クロック４０は入力クロックのパ
ルス幅の職倍のパルス幅か出力され、出力遅延クロック
３０は入力クロック１０に比べパルス幅の郊倍遅れたク
ロックとなる。

上記、第ｌ図に示す回路を一構或ブロックとし、入力ク
ロック２００をｎ倍する逓倍器を、第２図に示すように
、出力遅延クロックを次段の入力クロックとするように
構成してあるので、出力クロックは以下のように生成さ
れる。遅延クロック２１０は入カクロック２００に比べ
入力クロックのパルス幅の郊倍遅れたクロックとなり同
様に遅延クロック２２０〜２３０はｌ）ｙ段に比べ入力
クロックのパルス幅の％倍遅れたクロックとなる。

出力クロック２４０〜２８０は前記遅延クロックの遅延
量に従って入力クロックのパルス幅の郊倍の遅延を持っ
たクロックとなり、かつ、そのパルス幅か届であるため
、ＯＲゲート３００て論理和を行うことにより、出力ク
ロック２９０は入力クロック２００のｎ倍した周波数の
クロック、かつデューティーが５０％となる。

［発明の効果］ 以上説明したように、本発明の逓倍器によれば、デュー
ティ−５０％であるクロックを入力し、その入力クロッ
クのｎ　ｉＢの周波数を出力クロックとするとき、入カ
クロックを入カクロックのパルス幅の（ｎ−１）／ｎず
つ遅延させ、それらの遅延させたクロックから、それぞ
れ、届のパルスを生成することがてきる。そのため、こ
のパルスを論理和することにより入力クロックのｎ倍の
周波数でデューティーが５０％である出力クロックを得
ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るｍ倍器の構或を示す要部
回路図、第２図は本発明の実施例に係る逓倍器の構成を
示すブロック図′Ｃある。 １：第１のクロック遅延手段 ２：第２のクロック遅延手段 ３　：　ＥＸ−ＯＲゲート ４：第１のＡＮＤゲート ５：第２のＡＮＤゲート ６：第１のパルス幅測定手段 ７：第２のパルス幅測定手段 ８：第３のパルス幅測定千段 ９：第１の乗算器 ■１：第２の乗算器 １２：第ｌの比較千段 １３：第２の比較千段 １４：第１の遅延量保持千段 １５：第２の遅延量保持千段 ３００：ＯＲゲート

Claims (1)

【特許請求の範囲】
1. 入力されたクロックの偶数倍のクロックを生成する逓倍
   器において、入力されたクロックを遅延量入力により可
   変遅延させる第１のクロック遅延手段と、第１のクロッ
   ク遅延手段により遅延させたクロックをさらに可変遅延
   させる第２のクロック遅延手段と、入力されたクロック
   と第１のクロック遅延手段により遅延させたクロックと
   の排他的論理和及び論理積を行うＥＸ−ＯＲゲート及び
   第１のＡＮＤゲートと、第１のクロック遅延手段により
   遅延させたクロック及び第２のクロック遅延手段により
   遅延させたクロックの論理積を行う第２のＡＮＤゲート
   と、入力されたクロックのパルス幅を測定する第１のパ
   ルス幅測定手段と、第１及び第２のＡＮＤゲートの出力
   のパルス幅を測定する第２及び第３のパルス幅測定手段
   と、該パルス幅測定手段の出力の定数倍を行う第１及び
   第２の乗算器と、第１のパルス幅測定手段の出力と第１
   の乗算器の出力とを比較する第１の比較手段と、第１の
   パルス幅測定手段の出力と第２の乗算器の出力とを比較
   する第２の比較手段と、該第１及び第２の比較手段の出
   力を前記クロック遅延手段の遅延量入力とするために、
   累計し保持する第１及び第２の遅延量保持手段とを備え
   て構成したことを特徴とする逓倍器。