JPH03102432A - レジスタ更新割出し制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 複数の仮想計算機を有する仮想計算機システムにおいて
，仮想計算機がシステム内の制御レジスタの内容を更新
するに当って，仮想言４算機制御モニタに対して割込み
をかけるべきか否かを判定するレジスタ更新割出し制御
方式に関し 仮想計算機制御モニタに対して割込みをかけるべきか否
かを，高速に７パイプライン処理を伴わないワイヤド論
理を用いて判定することを目的とし 仮想計算機内に制１卸レジスタ割出し制御回路をもうけ
２　当該制御レジスタ割出し制御回路が．第】手段と第
２手段と第３手段と検出回路とをそなえた構威とする。

存在する場合には，制御レジスタ　インタセプション・
コード・レジスタ（ＣＲＩＣレジスタ）の工６ビット分
の情報によって．割出しを行う対象となる制御レジスタ
（ＣＲ）の番号（０〜１５）を．モニタが設定しておき
，”ＬＣＴＬ（ロード・コントロール〉命令のオペラン
ドＯＰｌとオペランドＯＰ３とによってロードが指示さ
れたＶｉｌｌｍレジスク（ＣＲ）の範囲に，上記割出し
が指示された制御レジスタが含まれるか否かを検出して
行うようにされる。

第６図は従来の場合の制御レジスタ更新の割出し制御ブ
ロソク図の要部を示し，第７図は第６図に示される制御
レジスタ割出し検出回路の構或例を示す。

制御シーケンスがＤ，Ａ．Ｔ．Ｂ，Ｅ，Ｗに区分されて
いるパイプライン回路を用意し（但し第６図においてぱ
Ｄ．Ａ，Ｔのみを示している〉（ｉ＞シーケンスＤにお
いてＬ　Ｃ　Ｔ　Ｌ　命令が命令バソファ１０にセソｌ
・されると． （１１）オペランドＯＰＩの内容Ｒ，とオペラン５ 〔産業上の利用分野〕 本発明は．複数の仮想計算機を有する仮想計算機システ
ムにおいて．仮想羽算機がシステム内の制御レジスタの
内容を更新するに当って，仮想計算機制御モニタに対し
て割込みをかけるべきか否かを判定するレジスタ更新割
出し制御方式に関する。

仮想計算機システムにおいて．仮想計算機が制御レジス
タ（ＣＲ）の内容を変更しようとする場合，特定の制御
レジスクにおいてはその更新を許すと他の仮想計算機の
資源を破壊することとなることがあるために，ハードウ
エアによって上記の事態が発生ずる可能性のあることを
検出し，仮想計算機制御モニタに割出し（割込みを上げ
）モニタ・プログラムでその特定の制御レジスタの更新
を管理するようにしている。

〔従来の技術〕

上記割出しを行うか否かについては，制御レジスタ（Ｃ
Ｒ）がＣＲＯＯないしＣＲ１５の１６個ドＯＰ２の内容
Ｒ３とが夫々，シーケンスＡにおいて，レジスタＩＸ−
１と１１−３とにセットされ （　ｉｉｉ　）シーケンスＴにおいて．レジスタ１２１
と１２−３とに転記されると共に．プラス１回路１４に
よって，レジスタ１１−１の内容が＋１されて，レジス
タ１１−１に戻される。そして．当該シーケンスＴにお
いて，レジスタ（ＴＷＩ）１２−１の内容とレジスタ（
ＴＷ３）１２−３の内容とにもとづいて．かつ上述の制
御レジスタ・インタセプション・コード・レジスタ（Ｃ
ＲＩＧ）４の内容とにもとづいて，制御レジスタ割出し
検出回路１３が，割出しを行うべきか否かを検出するよ
うにする。

即ち．　（ｉ）先ずオペランドＯＰＩの内容ｍがレジス
タ（ＣＲＴＣ）４上に論理「１」を立てられている制御
レジスタ（ＣＲ）の番号に該当するか否かを検出し，（
ｉｉ）次いでオペランド○ｐｔの内容ｍをプラス１した
（ｍ＋１）が１　レジスク６ （ＣＲＩＧ）４上に論理「１」を立てられている制御レ
ジスク（ＣＲ）の番号に該当するか否かを検出し．　　
（ｉｉｉ）次いでオペランドＯＰＩの内容をプラス２し
た（ｍ＋２）が，レジスタ（ＣＲＩＣ）４上に論理「１
１を立てられている制御レジスタ（ＣＲ）の番号に該当
するか否かを検出し（ｉｖ）以下同様な検出動作を繰返
し．オペランドＯＰＩの内容にプラス１を繰返して行っ
た結果の（ｍ十ｒ）が，オペランド○Ｐ２の内容に等し
くなるまで検出動作が繰返し行われる。そして，いずれ
かにおいて，該当することが検出されると仮想計算機は
仮想計算機制御モニタに対して割込みを上げ，制御レジ
スタの内容の更新処理をゆだねるようにする。

第７図に示す制御レジスタ割出し検出回路１３において
，１５はデコーダ，１６はアンド回路１７はオア回路を
表わしている。第６図に示すレジスク（ＴＷ］．）１２
−１の内容を与える＃０ビットないし＃３ビットがデコ
ーダ１５において解読される。そして，解読結果が（０
０）であった〔発明が解決しようとする課題〕 上記従来の場合には，必要とするハードウエア構或は比
較的簡単で済む。しかし，従来の場合には実際に制御レ
ジスタ（ＣＲ）をロードするフローで行っていた。即ち
上述の如くパイプライン処理を逐次実行して，仮想計算
機制御モニタに対して割出しを行った後に，当該仮想計
算機制御モニタが再びＬＣＴＬ（ロード・コントロール
）命令を実行することになる。このために２度手間にな
るという問題があった。

本発明は，仮想計算機制御モニタに刻して割込みをかけ
るべきか否かを．高速に．バイブライン処理を伴わない
ワイヤド論理を用いて判定することを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理構或図を示す。図中の符号１はＣ
ＲＯＯないしＣＲ１５の制御レジスタ２は仮想計算機，
３は仮想計算機制御モニタ，４は制御レジスタ・インタ
セプション・コード・レ場合にはアンド回路１６−００
において，レジスタ（ＣＲＩＣ）４上の制御レジスタ（
ＣＲＯＯ）に対応している番号「００」位置の内容と照
合される。即ち，制御レジスタＣＲ００に対応して割出
しを行うべく論理「１」が立てられているとアンド回路
１．　６　−　０　０が論理ｒｌＪを出力ずる。

また解読結果が（０１〉であった場合にはアンド回路１
６−０１において，レジスタ（ＣＲＩＣ）４」二の制御
レジスタ（ＣＲＯＩ）に対応している番号「Ｏｌ」位置
の内容と照合される。以下同様に．解読結果が（１５）
であった場合にはアンド回路１６−１５において照合が
行われる。

第６図を参照して説明したパイプライン処理の間に，レ
ジスタ（ＴＷＩ）１２−１の内容が，オペランドＯＰＩ
の内容ｍ，次いで（ｍ．＋１．），次いで＜ｍ．＋２）
・・・と変化してゆくが，これに対応してデコーダ王５
の出力も変化してゆく。そして当該変化の間に，第７図
図示のオア回路１７が論理「１」を出力した場合に．上
述の割出しが行われる。

ジスタ，５は割出し制御回路，６は第１手段，７は第２
手段，８は第３手段，９は検出手段を表わしている。

仮想計算機例えばｌ−０においては，制御レジスク・イ
ンタセプション・コード・レジスタ４０の内容と，ＬＣ
ＴＬ命令のオペランドＯＰＩ（第１のオペランドと呼ぶ
）とオペランド○Ｐ２（第２のオペランドと呼ぶ）とに
もとづいて，割出し制御回路５−０が割出しを行うべき
か否かを判定する。即ち （ｉ）第１手段６−０は，第ｌのオペランド（ＯＰｉ）
の｛直と第２のオペランド（ＯＰ２）の値とを比較する
。

（　ｉｉ　）第２手段７−０は．第１のオペランド（○
ＰＩ）の値が最小値（００）以上最大値（ｌ５）以下の
範囲内の１つである値ｍ以下であることを検出する。

（　ｉｉｉ　）第３手段８−０は，第２のオペランド（
ＯＰ２）の値が最小値（００）以上最大値（１５）以下
の範囲内の１つである値ｎ以上であるこ１０ とを検出する。

（ｉｖ）検出手段９−０は，第１手段６−０と第２手段
７−０と第３手段８−０との夫々の結果にもとづいて割
出しが指示されているか否かを検出する。

〔作用〕

仮想計算機２−０において，割出し制御回路５０が割出
しの必要性を検出すると，仮想計算機２一〇は仮想計算
機制御モニタ３に対して割出しを行う。仮想計算機制御
モニタ３は，これに幻応して，制御レジスク（ＣＲＯＯ
ないしＣＲ　１　５）のうちの該当するものに対して制
御を行う。

〔実施例〕

第２図は本発明の場合の制御レジスタ割出し制御回路の
一実施例構戒を示ず。

図中の符号６，　　７，　　８．　　９は夫々第１図図
示の符号６−０．７−０．８−０．９−０に対応してい
る。

１１ を表わしている。また１８ないし２０は夫々比較回路部
，２１，２２，２３．２７は夫々アンド回路．２４．２
５，２６．２８は夫々オア回路を表わしている。また三
角印は否定を表わしている。

（ｉ）第１手段６は，第１のオペランド（ＯＰ１）の値
（ＴＷＩの内容と同し）と第２のオペランド（ＯＰ２）
の値（ＴＷ３の内容と同し）とを比較する。

（　ｉｉ　）第２手段７は，第１のオペランド（ＯＰ１
）の値が最小値（００）以上最大値（１５）以下の範囲
内の１つである値ｍ以下であることを検出する。

（　ｉｉｉ　）第３手段８は，第２のオペランド（ＯＰ
２）の値が最小値（ＯＯ）以上最大値（１５）以下の範
囲内のｌつである値ｎ以上であることを検出する。

（ｉｖ）検出手段９におていは．次の如き判定を行って
いる。即ち ａ）割出しを指示する制御ビソ１・ｋ（但し０≦ｋ≦１
５）が論理「１」であり　（即ち制御１３ また図中の記号に関して，　　（ｉ）ＴＷＩ　　（０　
：３）は第６図に示すレジスタ（ＴＷＩ）１２−１の内
容（＃０ビットないし＃３ビソト）．Ｉｊｉ）ＴＷ３　
　（０　：　３）は第６図に示すレジスタ（Ｔｗ３）１
１−３の内容（＃０ビットないし＃３ビソト） （ｉｉｉ）　−ＴＩ　　ＧＴ　　Ｔ３は，ＴＷＩの内容
がＴＷ３の内容よりも大（ＧＴ） （ｉｖ）　−ＴＩ　　ＬＥ　　ｎは．ＴＷ１の内容が（
ｎ）よりも小か等しい（ＬＥ） （ｖ）　一Ｔ３　　ＧＥ　　ｎは．ＴＷ３の内容が（ｎ
）よりも大か等しい（ＧＥ） （ｖｉ）　一ＣＲ　Ｉ　Ｃ　（ｎ）は１制御レジスタ・
インタセプション・コード・レジスタ（ＣＲＩＣ〉４に
おける＃ｎ位置の内容 （■）→−ＣＲｎ　　ＩＮＴＥＲＣＥＰＴや＋ＣＲｎＩ
ＮＴＥＲＣＥＰＴ　　ＷＲＡＰ（（注）　Ｗｒａｐａｒ
ｏｕｎｄ）は，中間情報， （ｖｉｉ）＋Ｔ　　ＣＲ　　ＴＮＴＦ．ＲＣＥＰＴは，
割出しを要することを指示する信号 エ２ レジスタＣＲｋに対応して論理「１」が立てられている
）．第１のオペランド（ＯＰ１）の値がｋ以下でかつ第
２のオペランド（ＯＰ２）の値がｋ以上であるか， ｂ）割出しを指示する制御ビットｋが論理「１」であり
．第１のオペランド（ＯＰＩ）の値がｋ以下でかつ第２
のオペランド（ＯＰ２）の値が第１のオペランド（○Ｐ
Ｉ）の値よりも小であるか Ｃ）割出しを指示する制御ビットｋが論理「１」であり
，第２のオペランド（○Ｐ２）の値がｋ以上でかつ第ｌ
のオペランド（ＯＰＩ）の値が第２のオペランド（ＯＰ
２）の値よりも大であるか の判定を行い，２つのオペランド（ＯＰ１と○Ｐ２）に
よって指示される範囲の制御レジスタ（ＣＲ）に．割出
しを指示する制御ビットが与えられているものが存在す
るか否かを調べる。

上記において，例えば第１のオペランド（ＯＰ１）の値
をＴＷ１の内容と同じとし，また第３の１４ オペランド（ＯＰ３）の値をＴＷ３の内容と同しとした
理由は次の通りであるからである。即ち第２図図示の場
合には，第６図↓こ示したパイプライン処理における第
１回目のフローにおいてレジスタＴＷＩの内容とレジス
タＴＷ３の内容とが与えられた際に．第２図図示の割出
し制御回路５が割出しの必要性の有無を検出するように
されているからである。

第３図は第２図図示の第１手段における比較回路の構或
を示し．第４図は第２図図示の第２手段における比較回
路の構戒を示し，第５図は第２図図示の第３手段におけ
る比較回路の構戒を示す。

図中の符号２９ないし３２は夫々デコーダであって，例
えば図示＋Ｔ３　　００ＸＸはＴＷ３の内容がｒｏＯＸ
ＸＪであることを表わしている（なおＸＸはドント・ケ
ヤを表わしている）。また符号３３ないし８７ぱ夫々ア
ンド回路，８８（第３図〉はオア回路を表わしている。

１５ ３手段．９は検出手段を表わす。

Claims (1)

1. 【特許請求の範囲】 システム内にもうけられた複数個の制御レジスタ（１）
   をそなえると共に、複数の仮想計算機（２）と、当該仮
   想計算機（２）が上記制御レジスタの内容を更新する際
   に当該仮想計算機（２）からの割込みに対応して上記制
   御レジスタ（１）の更新を管理する仮想計算機制御モニ
   タ（３）とをそなえた仮想計算機システムにおいて、 上記割込みをあげるべき制御レジスタ（１）の番号を予
   めセットされる制御レジスタ・インタセプション・コー
   ド・レジスタ（４）と、 与えられたロード・コントロール命令における第１のオ
   ペランドと第２のオペランドとで指示された範囲内によ
   って指示された制御レジスタ（１）が、上記制御レジス
   タ・インタセプション・コード・レジスタ（４）によっ
   てセットされている制御レジスタ（１）に該当するか否
   かを検出する制御レジスタ割出し制御回路（５）とをそ
   なえ、 該制御レジスタ割出し制御回路（５）は、 上記第１のオペランドの値と第２のオペランドの値とを
   比較する第１手段（６）と、 第１のオペランドの値が、最小値以上最大値以下の値の
   うちの１つである値ｍ以下であることを検出する第２手
   段（７）と、 第２のオペランドの値が、最小値以上最大値以下の値の
   うちの１つである値ｎ以上であることを検出する第３手
   段（８）と、 上記第１手段（６）と第２手段（７）と第３手段（８）
   との夫々との結果にもとづいて割出しが指示されている
   か否かを検出する検出手段（９）とをそなえ、 当該制御レジスタ割出し制御回路（５）による検出結果
   によって、上記仮想計算機（２）が、上記仮想計算機制
   御モニタ（３）に対して、割込みをかけるようにした ことを特徴とするレジスタ更新割出し制御方式。