JPH03101441A - スイッチングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野】 本発明は、ルーティングのためのヘッダを有する固定長
セルを用いた音声、データ等の時分割多重通信情報を交
換するスイッチングシステムに係り、特に音声等の回線
交換に本来適した情報とデータ等のバースト的に発生す
る情報を統合して交換するのに好適なスイッチングシス
テムに関する。 ［従来の技術］ 典型的な電話音声のビット速度（６４Ｋｂ／ｓ）のみな
らず、低速（数１００ｂ／ｓ）データからビデオ信号（
数Ｍ　ｂ　／　ｓ　）までの、様々なビット速度、様々
な性質（バースト性、実時間性等）を持った通信を統合
して取り扱える、柔軟かつ経済的なスイッチングシステ
ムが求められている。 このような要求に対して、ルーティングのための情報を
含んだヘッダをもつ固定長のセルを用いて、全ての情報
を画一的にスイッチングする方法が、１つの有望な案で
ある。例えば、本出願人によりすでに提案されている、
論文「電子情報通信学会創立７０周年記念総合全国大会
（昭和６２年）交換部門１８３２　ｆｆ回線／パケット
統合通話路の検討ｊ」に示されているスイッチングシス
テムは、全ての通信情報を、セルとよばれる固定長ブロ
ックを用いて転送する。そのスイッチングに当たっては
、ヘッダ駆動型の空間スイッチを基本とし、同一宛先を
持つ複数のセルが空間スイッチ内で衝突するのを避ける
ため、入線毎に時間スイッチ機能を設けた構成をとって
いる。さらにその時間スイッチ機能には、電話音声のよ
うに実時間性が要求される回線交換モードと、遅延はあ
る程度許されるが、バースト的に発生するデータを送る
バースト交換モードの２つのモードを扱うことができる
ように、スイッチングのためのメモリと、待合せのため
のバッファメモリが設けられている。回線交換モード用
セルは、実時間性を保証するためにバッファメモリを介
さず、優先して取り扱い、一方バースト交換モード用セ
ルは、バッファメモリで待合せ、タイムスロットに空が
あるときに処理される。 他の例として特開昭５９−１３５９９４号公報に示され
るｒＴＤＭスイッチングシステム」が挙げられる。本例
では、回線交換モードとバースト交換モードの２種類の
性質を持った通信を扱うという概念は明示されていない
が、固定長セルを、バッファメモリを用いて時間的に入
れ替える機能を有している。その際に、セルの待合せと
スイッチングは同一のバッファメモリを用いる。待合せ
を実現するために、セルを書き込むバッファメモリのア
ドレスを、セルの宛先別に格納しておく待行列手段が設
けられている。

【発明が解決しようとする課題】

固定長セルを用いてスイッチングを行う場合、各セルの
宛先が必ずしも平均的に分布していないため、同一宛先
へ向けたセルが一時的に集中し、輻轢状態となったり、
メモリのオーバーフローによりセルが消失してしまうこ
とが起こりえる。上記の最初に挙げた、本出願人による
論文では、輻轢状態回避のためのバッファメモリを、各
宛先出線別に設けている。このバッファメモリは、セル
全体を格納するもので、かつ、オーバーフローしないだ
け多数のセルを格納するものである必要があり、しかも
宛先毎に個別に設けなければならない。したがって、こ
の構成では、大量のメモリを必要とするという問題があ
る。 一方、２番目の例に挙げたスイッチングシステム（特開
昭５９−１３５９９４号）では、バッファメモリは全入
力に対し１つであり、バッファメモリのアドレスだけを
記憶する待行列手段がセルの宛先別に複数設けられてい
る。この構成では、比較的少ないメモリ量で各セルの宛
先の偏りは吸収されえる。しかしながら、バッファメモ
リの書き込みアドレスは周期的に用いられるため、論理
的にはバッファメモリは各宛先対応に固定的に分割され
ているのと同等であり、ある待行列の待ちが一定量を越
えると、読み出されていないセルがまだ残っているにも
かかわらず、同一の書き込みアドレスが使われ、バッフ
ァメモリの上書きが起こる。このとき上書きされたセル
は消失してしまうという問題がある。 これらの問題点を解決するために、出願人は、特願昭６
３−１０２５１２号において、複数の入線を時分割多重
し、到着したセルをバッファメモリに書き込み、これを
適当な順序で読み出し、多重分離し、複数の出線に振り
分けることによって交換動作を行うスイッチングシステ
ムにおいて、バッファメモリの空アドレスを格納してお
くＦＩＦＯ（Ｆｉｒｓｔ　　Ｉｎ　　Ｆｉｒｓｔ　　０
ｕｔ）バッファ（空アドレスＦＩＦＯと称する）と、使
用中アドレスを出線対応に管理する手段を設け、バッフ
ァメモリへのセルの書き込み時には、上記空アドレスＦ
ＩＦＯのデータ出力から空アドレスを取り出し、バッフ
ァメモリからのセルの読み出し時には、読み出しが終わ
ったアドレスを上記空アドレスＦＩＦＯデータ入力へ戻
す、空アドレスチェーンを持つようにした。 上記構成のスイッチングシステムによれば、セルが到着
し、これをバッファメモリに書き込む際には、そのセル
の宛先出線に関係なく、１つの空アドレスＦＩＦＯがら
空アドレスを得るため、バッファメモリに空がある限り
バッファメモリ内のどの領域でもセルを書き込むことが
できる。到着するセルの宛先が特定の出線へ偏っていた
とじても、その分は他の宛先へのセルが減少しているは
ずなので、必要となるバッファメモリの全体の容量は変
わらない。 また、セルを読み出すまでは、そのセルが格納されてい
るアドレスは空アドレスＦＩＦ○に戻らないので、同一
アドレスにセルが上書きされてそこに格納されていたセ
ルが消失してしまうことはないという利点がある。 ところで、固定長のセルを用いてスイッチングを行う広
帯域交換システムでは、リンク速度が約１５０Ｍｂｐｓ
である場合と、その４倍の６００Ｍ　ｂ　ｐ　ｓである
場合がある。しかし、スイッチングシステムを０ＭＯ８
技術でＬＳＩ化する場合、８ビツトパラレルでリンク速
度１５０Ｍｂｐｓを実現することができるが、このＬＳ
Ｉでそのまま４倍のリンク速度６００Ｍｂｐｓを実現す
ることは困難であり、これをそのまま実現するには違う
技術でＬＳＩを再開発する必要がある。 本発明の目的は、バッファメモリを出線間で共有する方
式において、リンク速度１５０Ｍｂｐｓ用に開発された
スイッチのＬＳＩに対し、一部の回路変更と回路追加を
行うことにより、リンク速度６００Ｍｂｐｓのスイッチ
を実現できるようにすることである。 スイッチの複数の入線を時分割多重し、到着したセルを
バッファメモリに書き込むが、時分割多重器（多重回路
）として各入力セルの入力タイミングを少しづつずらし
、その入力順にセルを多重出力するものを使用する。こ
のようにすれば、セルは到着順にバッファメモリに格納
できる。 また、バッファメモリから適当な順序で読み出したセル
は多重分離し、複数の出線に、振り分けられるが、多重
分離器（分離回路）として、上記多重回路と逆の動作を
するもの、即ち、到着したセルを複数の出線に振り分け
るときに各セルの出力タイミングを到着順に少しづつず
らして出力するものを使用する。このようにすれば、セ
ルはバッファメモリからの出力順に複数の出線に振り分
けることができる。 このスイッチで、入力リンク速度を１５０Ｍ　ｂ　ｐ　
ｓとし、このスイッチに一部回路変更と回路追加を行っ
て入出力リンク速度Ｇ　ＯＯＭ　ｂ　ｐ　ｓ化する方法
を考えてみる。 このスイッチで、１５０Ｍｂｐｓの入力リンクを４本づ
つ集め６００　Ｍ　ｂ　ｐ　ｓ　／　１５０　Ｍ　ｂ　
ｐ　ｓ変換器を接続する。該６００　Ｍ　ｂ　ｐ　ｓ　
／　１５０　Ｍｂｐｓ変換器は６００Ｍｂｐｓで入力さ
れるセルを、入力順に少しづつタイミングをずらしなか
ら１５０Ｍｂｐｓ４本に分離し、それぞれの出力が、ス
イッチ入力タイミングに合う入力リンクに接続するにの
ようにすれば６００Ｍｂｐｓリンクのリンクの入力順に
バッファメモリにセルを格納できる。 逆に、このスイッチで、１５０Ｍｂｐｓの出力リンクを
４本づつ集め１５０　Ｍ　ｂ　ｐ　ｓ　／　６００Ｍ　
ｂ　ｐ　ｓ変換器を接続し、該１５０Ｍｂｐｓ／６００
　Ｍ　ｂ　ｐ　ｓ変換器で少しづつずれた入力タイミン
グのセルを入力ｊ＠に多重出力する。このようにすれば
、セルはバッファメモリからの出力順に６００Ｍｂｐｓ
出力リンクに出力することができる。 さて、このスイッチは、バッファメモリの空アドレスを
格納しておく　Ｆ　Ｉ　ＦＯバッファと、使用中アドレ
スを出線対応に管理する手段を設け、バッファメモリへ
のセルの書き込み時には、上記空アドレスＦＩＦＯのデ
ータ出力から空アドレスを取り出し、バッファメモリの
セルの読み出し時には、読み出しが終わったアドレスを
上記空アドレスＦＩＦ○のデータ入力へ戻すようにして
、バッファメモリを出線間で論理的に共有する方式であ
る。このスイッチに１５０　Ｍ　ｂ　ｐ　ｓ　／　６０
０　Ｍ　ｂｐｓ変換器と６００　Ｍ　ｂ　ｐ　ｓ　／　
１５０　Ｍ　ｂ　ｐ　ｓ変換器を設は入出力リンクを６
００Ｍｂｐｓにした場合には、上記使用中アドレスを出
線対応に管理する手段を、６００Ｍｂｐｓリンクの出線
対応に管理する手段に変更すればよい。

【作用） リンク速度１５０Ｍｂｐｓのスイッチに、入力リンクの
ところに上記６００Ｍｂｐｓ／１５０Ｍ　ｂ　ｐ　ｓ変
換器を、出力リンクのところに上記１５０　Ｍ　ｂ　ｐ
　ｓ　／　６００　Ｍ　ｂ　ｐ　ｓ変換器を付加し、使
用中アドレスを出線対応に管理する手段を６００Ｍｂｐ
ｓリンクの出線対応に管理する手段に変更すれば、上記
スイッチはリンク速度６００Ｍ　ｂ　ｐ　ｓのスイッチ
として動作する。このとき、６００Ｍｂｐｓの出力リン
クにおいて、セルは入力順に順序性を保って出力されな
ければならない。 上記６００　Ｍ　ｂ　ｐ　ｓ　／　１５０　Ｍ　ｂ　ｐ
　ｓ変換器は、６００Ｍｂｐｓのセルを順序性を保ちつ
つタイミングをずらしなから４方路に分け、１５０Ｍ　
ｂ　ｐ　ｓリンクスイッチでは、そのタイミングの順序
性を保ちながら時分割多重し、バッファメモリに入力す
るので、６０．０　Ｍ　ｂ　ｐ　ｓ入力リンクの入力順
にセルをバッファメモリに格納できる。バッファメモリ
からセルを読み出すときには、６００Ｍｂｐｓリンクの
出線対応に管理されていて、入力順に読み出される。６
００Ｍｂｐｓリンクの出線対応に読み出されたセルは一
旦分離回路で１５０Ｍｂｐｓリンクに分離され、６００
Ｍｂｐｓ出線リンク毎に対応する１５０Ｍｂｐｓリンク
が４本づつ集められ、上記１５０Ｍｂｐｓ／６００Ｍｂ
ｐｓ変換器で多重化され６００Ｍｂｐｓのセルとして出
力される。分離回路は各方路に分離するが、分離したと
きのタイミングは、入力順に多重分離するので、バッフ
ァメモリの読み出しｊ＠序通りに６００Ｍｂｐｓ出力リ
ンクにセルが出力される。 以上から、セルは入力順に６００　Ｍ　ｂ　ｐ　ｓ出力
リンクから出力される。 【実施例】 第１図を用いて、本発明の詳細な説明する。 第１図では、入出力リンク速度１５０Ｍｂｐｓ４人力４
出力スイッチ用のバッファメモリ（ＢＦＭ）ＬＳ　Ｉ　
ｓ４０．ＢＦＭ制御（Ｃｏｎｔ、ｒｏｌ）ＬＳＩ５、及
び空アドレスＦＩＦＯ（ＩＡ　　ＢＦ（Ｆ　Ｉ　Ｆ○）
）６１を利用し、更に３００Ｍｂｐｓ／１５０Ｍｂｐｓ
変換器（ＤＭＸ）３１．３２と１５０　Ｍ　ｂ　ｐ　ｓ
　／　３００　Ｍ　ｂ　ｐ　ｓ変換器（ＭＵＸ）７１．
７２を設けて、入出力リンク速度３００Ｍｂｐｓ２人力
２出力スイッチを構成した例である。 入力リンク＃Ａ、＃Ｂは３００　Ｍ　ｂ　ｐ　ｓであり
、入力リンク＃ＡのセルＡａ、Ａｂは、それぞれ出力リ
ンク＃ａ、＃ｂに出力され、入力リンク＃ＢのセルＢａ
、Ｂｂは、それぞれ出力リンク＃ａ、＃ｂに出力される
。入力リンク＃Ａ、＃Ｂ上のセルは、それぞれＤＭＸ３
１．３２を通して、２つのリンクに分けられ、それぞれ
１５０　Ｍ　ｂ　ｐ　ｓとなる。この２つのリンクに分
けられたときの２つのセルのタイミングは、少しづつず
れていて、３００Ｍｂｐｓの入力リンク上でセルの到着
順にずれる構成となっている。４つのリンクから少しづ
つずれてＢＦＭ　　ＬＳＩ５４０に入力されるセルは、
ＢＦＭ　　ＬＳＩ５４０の中で多重化され、ＢＦＭ　　
ＬＳＩ５４０内のバッファメモリに入力順に１セルづつ
書き込まれる。バッファメモリのセル読み出しタイミン
グは、周期的な４つのタイミングに分けられ、それぞれ
のタイミングに対応して、ＢＦＭ　　ＬＳＩ５４０の出
力０〜３にセルが出力される。バッファメモリ内で出力
リンク＃ａに行くセルは、ＢＦＭ　　ＬＳＩ５４０の出
力０．１に出力されるタイミングでバッファメモリから
１＠に読み出され、出力Ｏ１１の順に１５０Ｍ　ｂ　ｐ
　ｓで出力される。このＢＦＭ　　ＬＳＩ５４０の出力
Ｏ１１のセルは、ＭＵＸ７１で到着順に多重化され３０
０Ｍｂｐｓで出力される。ＢＦＭＬＳＩｓ４０のバッフ
ァメモリ内で出力リンク＃ｂに行くセルも上記動作と同
様であり、バッファメモリから読み出された後、ＢＦＭ
　　ＬＳＩ５４０の出力２．３から出力され、ＭＵＸ７
２で多重化され出力リンク＃ｂに出力される。 この構成では、ＤＭＸ３１．３２、ＭＵＸ７１．７２で
各々セルの入力順に出力し、また、ＢＦＭＬＳＩｓ４０
では、出力０１１間においてセルを入力順に出力し、ま
た、出力２．３間においてもセルを入力順に出力するの
で、出力リンク＃ａ、＃ｂでは、それぞれセルの入力ｊ
＠にセルが出力される。 ＢＦＭ　　ＬＳＩ５４０のバッファメモリの制御を行う
のは、ＢＦＭ制御ＬＳＩ５と空アドレスＦＩ　ＦＯ６１
である。ＢＦＭ　　ＬＳＩ５４０にセルが入力されると
、１セルづつセルのヘッダが出力ＨＤから出力され、デ
コーダ（ＲＴ　　ＤＥＣ）５１でデコードされ、ヘッダ
が出力リンク＃ａを示すときは、書き込みアドレスレジ
スタ（ＷＡ）５２１から書き込みアドレスが出力され、
出力リンク＃ｂを示すときは、書き込みアドレスレジス
タ（ＷＡ）５２２から書き込みアドレスが出力される。 この書き込みアドレスは、ＢＦＭ　　ＬＳＩ５４０の入
力ＷＡに入力され、セルをバッファメモリの中に書き込
むときのアドレスとなる。このとき、バッファメモリ上
の未使用アドレスを格納している空アドレスＦＩＦＯ６
１から次アドレスを読み出し、書き込みアドレスを出力
した書き込みアドレスレジスタ（ＷＡ）を更新し、また
、次アドレスをＢＦＭ　　ＬＳＩ５４０の入力ＮＷＡに
入力し、セルを書き込んだアドレスにセルと共に書き込
む。 カウンタ（ＯＵＴ　　ＣＮＴ）６２は、ＢＦＭＬＳＩｓ
４０の出力の番号に対応し、その番号の出力のセルをバ
ッファメモリのタイミングに合わせてその番号を発生す
るものであり、カウンタ６２の出力をデコーダ（ＯＵＴ
　　ＤＥＣ）５４でデコードし、出力リンク＃ａに対応
する番号Ｏ１１のときは、読み出しアドレスレジスタ（
ＲＡ）５５１から読み出しアドレスが出力され、また。 出力リンク＃ｂに対応する番号２．３のときは、読み出
しアドレスレジスタ（ＲＡ）５５２から読み出しアドレ
スが出力される。この読み出しアドレスはＢＦＭ　　Ｌ
ＳＩ５４０の入力ＲＡに入力され、バッファメモリ上の
そのアドレスのセルが読み出され、カウンタ６２の番号
の出力に出力される。読み出しアドレスレジスタ（ＲＡ
）から出力された読み出しアドレスはセル読み出し時に
未使用アドレスとなり、空アドレスＦＩＦ○６１に入力
される。バッファメモリからセル読み出し時にそのセル
と共に出力される次アドレスは、ＢＦＭＬＳＩＳ４０の
出力ＮＲＡから出力され、読み出しアドレスを出力した
読み出しアドレスレジスタ（ＲＡ）に格納される。 バッファメモリでは、バッファメモリ内のセルと同じア
ドレスに、次に読み出すべきセルのアドレス、すなわち
次アドレスが格納されていて、バッファメモリからセル
を読み出す毎に次に読み出すべきセルのアドレスが分か
るようになっている。 このように、バッファメモリは出力＃ａ、＃ｂ毎に出力
リンク別のチェーン管理が行なわれていて、どのバッフ
ァメモリのアドレスも出力リンク＃ａ、＃ｂのどちらに
も使用できる。したがって、バッファメモリは、空アド
レスＦ　Ｉ　ＦＯ６１の次アドレスがなくなるまでセル
を格納でき、出力リンクに対して共通使用できる方式と
なっている。 入出力リンク速度３００Ｍｂｐｓ２人力２出力スイッチ
にする場合は、出力リンク＃ａへ行くセルは書き込みア
ドレスレジスタ（ＷＡ）５２１、読み出しアドレスレジ
スタ（ＲＡ）５５１が、また、出力リンク＃ｂへ行くセ
ルは書き込みアドレスレジスタ（ＷＡ）５２２、読み出
しアドレスレジスタ（ＲＡ）５５２が管理している。入
出力リンク速度１５０Ｍｂｐｓ４人力４出力スイッチの
場合には、書き込みアドレスレジスタ（ＷＡ）、読み出
しアドレスレジスタ（ＲＡ）は、各出力Ｏ〜３に対応し
て４つづつ持っＢＦＭ制御ＬＳＩが必要であり、このＢ
ＦＭ制御ＬＳＩとＢＦＭＬＳＩｓ４０と空アドレスＦ　
Ｉ　ＦＯ６１とで構成できる。これを入出力リンク速度
３００Ｍｂｐｓ２人力２出力スイッチにする場合には、
ＢＦＭ制御ＬＳＩを図１のＢＦＭ制御ＬＳＩ５の構成と
し。 ＤＭＸ３１．３２とＭＵＸ７１．７２を設ければよい。 以上、入力リンク速度３００Ｍｂｐｓ２人力２出力スイ
ッチを入出力リンク速度１５０Ｍｂｐｓ４人力４出力ス
イッチに一部回路変更、回路追加をして、構成する方法
について簡単に述べたが、次に入出力リンク速度１５０
Ｍ　ｂ　ｐ　ｓ　８人力８出力スイッチを利用して、入
カリンク速度６００Ｍｂｐｓ２人力２出力スイッチを構
成する方法について、第２図から第９図を用いて詳述す
る。 まず、従来の広帯域ｌ５ＤＮ用交換機（ＡＴＭスイッチ
）を、第２図から第６図を用いて説明する。 第２図は、ＡＴＭスイッチの全体構成図である。 第２図で、Ｏ／Ｅ変換器１１′〜１８′は１５０Ｍｂｐ
ｓで入力される光信号を電気信号に変換し、それぞれヘ
ッダ変換・ヘッダ付加テーブル２１′〜２８′へ出力す
る。 この出力データは、固定長パケット（セル）になってい
て、そのフォーマットは、第３図（ａ）に示すように論
理チャネル番号とデータから構成される。ヘッダ変換・
ヘッダ付加テーブル２１′〜２８″では、第３図（ａ）
の構成のセルの論理チャネル番号を変換し、そのセルの
先頭に付加ヘッダを付加し、第３図（ｂ）に示すセルフ
オーマットにして出力する。第３図（ｂ）の付加ヘッダ
で空／塞は、１′″のとき有効データを持つセルを示し
、ＲＯＩＩのとき空セル（有効データを持たないセル）
を示す。出線番号は、セルの行き先を示す情報であり、
第２図のＡＴＭスイッチにおいてセルの出力光を決める
。 多重回路４１では、ヘッダ変換・ヘッダ付加テーブル２
１′〜２８′から出力されるセルを多重化し、１セルづ
つ出力する。第４図は、多重回路４１の動作を示してい
る。入力セルは、少しづつタイミングをずらし、そのず
れた分の期間で１つのセル出力される。ここで多重回路
４１は、入力順にセルを出力する。 多重回路４１から出力されたセルはバッファメモリ４２
に１セルづつ格納される。このとき、チェーン制御回路
５′は、空／塞と出線番号をそれぞれ入力ＷＥとＷＯＰ
に入力し、これに応じて書き込みアドレスを出力ＷＡか
ら出力する。該書き込みアドレスは、セルの格納されて
いないバッファメモリ４２のアドレスを保持する空アド
レスＦＴ　ＰＯＳ　１から予め入力されたものである。 該曾き込みアドレスを用いてセルはバッファメモリ４２
へ書き込まれる。なお、セルが空の場合には、バッファ
メモリ４２の入力ＷＥがＩＩ　ＯＩＴとなりセルがバッ
ファメモリに書き込まれず、また、空アドレスＦＩＦ○
６１の読み出しタロツクＲもＡＮＤゲート６３により０
”となり、空アドレスの出力も行われない。 セルのバッファメモリ４２からの読み出しは、カウンタ
６２′が発生する数に応じてチェーン制御回路５′から
読み出しアドレス（ＲＡ）を得て。 これをバッファメモリ４２の読み出しアドレス（ＲＡ）
とすることでセルを読み出す。カウンタ６２′の出力値
は、出線番号に対応する。すなわち各出線毎に順番に１
つづつセルが読み出されるわけである。読み出しアドレ
スとして使用したアドレスは、空アドレスＦ　Ｉ　ＦＯ
６１のデータ入力（ＤＩ）へ送られ、再度書き込みアド
レスとして用いられる。なお、カウンタ６２′が指定し
た出線番号のセルが、バッファメモリ４２内に１つも存
在しないときは、読み出しイネーブル信号（ＲＥ）が１
１０　Ｐ＋となり、バッファメモリ４２からセルは読み
出されない。 空アドレスＦ工ＦＯ６１のデータ出力（Ｄｏ）は、セル
と一緒にバッファメモリ４２内に格納する。これはその
セルと同じ出線の１次のセルの格納アドレスを示すため
のものである。チェーン制御回路５′についての詳しい
動作説明は、後で第５図を用いて行う。 バッファメモリ４２から読み出されたセルは、分離回路
４３でカウンタ６２′の指示する出線に振り分けらる。 この動作は、第４図で示した多重回路４１と逆の動作で
あり、分離回路４３は１つづつ到着するセルを各出線に
タイミングをずらしながら出力する。分離回路４３から
出力されたセルは、Ｅ１０変換器８１′〜８８′で電気
信号から光信号に変換され１５０Ｍｂｐｓで出力される
。 次に、第５図を用いてチェーン制御回路５′を説明する
。書き込みアドレスレジスタ（ＷＡＲ）５２１〜５２８
は、出線毎に設けられていて、入力ＷＯＰから入力され
る出線番号に対応するＷＡＲがデコーダ５１′により書
き替え可能となる。 ただし、入力ＷＥがｒｅ　Ｏ＋＋のとき、すなわちセル
が空であるときは、デコーダ５１′によりＷＡＲは選択
されず、とのＷＡＲも書き替わらない。入力ＷＯＰの出
線番号に対応するＷＡＲは、その値をセレクタ５３′を
通してＷＡへ出力すると同時に、入力ＮＷＡに入力され
た、空アドレスＦＩＦＯからの次アドレスを取り込む。 この動作により、バッファメモリの書き込みアドレスに
書き込まれた次アドレスとＷＡＲの値が同じになり、こ
のＷＡＲに対応する出線のアドレスチェーンは１つ分だ
けのびる。 読み出しアドレスレジスタ（ＲＡＲ）５５１〜５５８は
、出線毎に設けられていて、入力ＲＯＰから入力される
出線番号に対応するＲＡＲがデコーダ５４′により書き
替え可能となる。このＲＡＲは、その値をセレクタ５７
′を通してＲＡへ出力すると同時に、入力ＮＲＡに入力
された。バッファメモリからの次アドレスを取り込む。 この動作により、バッファメモリの読み出しアドレスに
ある次アドレスをその出線において次に読み出すべきア
ドレスとしてＲＡＲに格納することにより、このＲＡＲ
に対応する出線のアドレスチェーンは１つ分だけ減る。 べ、 各出線のアドレスチェーンは、ＲＡＲが始点となり、Ｗ
ＡＲが終点となり、バッファメモリからセルを読み出す
毎に次アドレスが読み出せる構成となっていて、ＷＡＲ
とＲＡＲが一致するときはその出線にセルが１つもない
ことを示す。不一致検出回路５６１〜５６８は、各出線
毎に設けられていて、ＷＡＲの値とＲＡＲの値が一致す
るとき、即ちその出線のセルがないときは、“Ｏ＋＋を
出力し、ＷＡＲＯ値とＲＡＲの値が不一致のとき、即ち
その出線にセルが存在するときは、１”を出力する。不
一致検呂回路の値は、入力ＲＯＰ（７；）出線番号に応
じてセレクタ５８′によって選ばれ、出力ＲＥから出力
され、バッファメモリからセルを読み出すか否かを制御
する。このとき、デコーダ５４′にも制御を加え、もし
セレクタ５８′の出力が′Ｏ″ならば、読み出し操作は
行わないので、デコーダ５４″はＲＡＲに書き替えを行
わせない。 第６図は、第２図の多重回路４１、バッフアメ−１，、
，４２、および、分離回路４３を心ファメモ’Ｊ　Ｌ　
Ｓ　Ｉ　４０１〜４０８としてＬＳＩ化する場合の構成
図である。バッファメモリ４２は各出線に行くセルを格
納する場所であり、複数の入線から１つの出線にセルが
集中した場合には非常に多くのセルがバッファメモリに
蓄積するので、バッファメモリの容量はできるだけ大き
い方がよい。したがって、この部分を複数のＬＳＩで構
成してメモリ量の大容量化、ハードウェアの小型化を行
うことでスイッチの特性を改善できる。バッファメモリ
４２に多重回路４１と分離回路４３を加えたものは、ヘ
ッダ変換・ヘッダ付加テーブル２１′〜２８′からの入
力データとＥ／○変換器８１′〜８８′への出力データ
をそれぞれ８ビツトに分け、バッファメモリＬＳＩをビ
ットスライスにすれば、バッファメモリＬＳＩ間の信号
線はほとんどなくなる。 第６図において、チェーン制御回路５′、カウンタ６２
’　、ＡＮＤゲート６３．６４．および、空アドレスＰ
　Ｉ　ＦＯ６１も別の１つまたは複数のＬＳＩで構成す
れば、バッファメモリＬＳＩとの信号線は、空／塞と出
線番号からなる付加ヘッダ線、書き込みアドレス線、読
み出しアドレス線、空アドレスＰ　Ｉ　ＦＯ６１からの
次アドレス線、バッファメモリ４２からの次アドレス線
、および、カウンタ６２′からの出線番号線であり、Ｌ
ＳＩ間の切り分けが行いやすい。 なお、Ｏ／Ｅ変換器１１′〜１８′、ヘッダ変換・ヘッ
ダ付加テーブル２１′〜２８′、および、Ｅ１０変換器
８１′〜８８′は、入出力線毎にまとめると、切り分け
が行いやすい。 第６図で、交換機全体の入出力線の速度が１５０Ｍｂｐ
ｓのとき、バッファメモリＬＳＩの多重回路４１人力、
および、分離回路４３出力は、約２０Ｍｂｐｓであり、
バッファメモリＬＳＩは０ＭＯ８技術で製造できる。し
かし、交換機全体の入出力線の速度が６００Ｍｂｐｓに
なると、バッファメモリＬＳＩの多重回路４１人力、お
よび、分離回路４３出力は、７５Ｍｂｐｓとなり、この
ままではバッファメモリＬＳＩはこの動作速度について
行けなくなる。そこで、次に、第２図または第６図の従
来構成の交換機に一部回路変更と回路追加を行うことに
より、入出力線速度６００Ｍｂｐｓを実現する本発明の
方法について説明する。 第７図は、本発明の交換機の一実施例である。 第２図では、入出力線速度１５０Ｍｂｐｓ、入線８本出
線８本であり、スループットは１．２Ｇｂｐｓ　（１５
０ＭｂｐｓＸ８）である。第７図では、入出力線速度６
００Ｍｂｐｓ、入線２本出線２本であり、スループット
は第２図の交換機と同じである。第７図は、第２図に対
し、Ｏ／Ｅ変換器１１．１２、ヘッダ変換・ヘッダ付加
テーブル２１．２２、および、Ｅ１０変換器８１．８２
を６００Ｍｂｐｓの処理能力を持たせ、６００Ｍｂ　ｐ
　ｓ　／　１５０　Ｍ　ｂ　ｐ　ｓ変換器３１’　、３
２’　と１５０　Ｍ　ｂ　ｐ　ｓ　／　６００　Ｍ　ｂ
　ｐ　ｓ変換器７１′７２′を設け、チェーン制御回路
５″を２人力２出力用に変更したものである。 ６００　Ｍ　ｂ　ｐ　ｓ　／　１５０　Ｍ　ｂ　ｐ　ｓ
変換器３１′３２′の動作について、第８図を用いて説
明する。 ６００　Ｍ　ｂ　ｐ　ｓ　／　１５０　Ｍ　ｂ　ｐ　ｓ
変換器３１’３２′は、６００Ｍｂｐｓで順番に到着す
るセルを、１５０Ｍｂｐｓにして４出力に順番に振り分
ける。各出力されたセルの出力タイミングはセル長の４
分の１づつずれる。これは、６００Ｍｂ　ｐｓ／１５０
Ｍｂｐｓ変換器３１’　　３２’で、入力されたセルが
１セル分蓄積したらすぐに出力すれば、このタイミング
となる。 ６００Ｍｂｐｓ／１５０Ｍｂｐｓ変換器３１′に対し３
２′のタイミングを８分の１ずらし、６００Ｍｂｐ　ｓ
／１５０Ｍｂｐ　ｓ変換器３１′の出力を多重回路４１
の入力１．３，５．７に接続し、６００Ｍｂｐｓ／１５
０Ｍｂｐｓ変換器３２′の出力を多重回路４１の入力２
．４．６．８に接続すれば、多重回路４１の入力は第４
図に示すタイミングになる。なお、６００　Ｍ　ｂ　ｐ
　ｓ　／　１５０Ｍ　ｂ　ｐ　ｓ変換器３１’　　３２
’　と多重回路４１では、セルの到着した順に出力され
るので、各入線１１１．１１２に到着したｊ＠にセルは
バッファメモリ４２に格納される。 バッファメモリ４２から順に読み出されたセルは、分離
回路４３で振り分けられ、出力１．３゜５．７は１５０
　Ｍ　ｂ　ｐ　ｓ　／　６００　Ｍ　ｂ　ｐ　ｓ変換器
７１′へ、出力２．４．６，８は１５０Ｍｂｐｓ／　６
００　Ｍ　ｂ　ｐ　ｓ変換器７２′へセルを転送する。 分離回路４３のセル出力タイミングは、第４図の左側の
タイミングであり、１５０　Ｍ　ｂ　ｐ　ｓ　／　６０
０　Ｍ　ｂ　ｐ　ｓ変換器７１’　、７２’のセル入力
タイミングは、第８図の右側のタイミングとなる。１５
０　Ｍ　ｂ　ｐ　ｓ　／　６００　Ｍ　ｂ　ｐ　ｓ変換
器７１′７２′の動作は、６００　Ｍ　ｂ　ｐ　ｓ　／
　１５０　Ｍ　ｂ　ｐＳ変換器３１’　　　３２’　の
動作と逆であり、第８図の右側のタイミングで到着した
セルを左側のタイミングでセルを出力し、１５０Ｍｂｐ
ｓ４本の入力を６００Ｍｂｐｓ１本の出力に変換する。 分離回路４３と１５０　Ｍ　ｂ　ｐ　ｓ　／　６００　
Ｍ　ｂ　ｐ　ｓ変換器７１’　、７２’は、入力ＪＩＩ
Ｉにセルを出力し、セルはバッファメモリ４２から出力
された順番を守りながら出力［１２１，１２２から出力
される。 第７図のチェーン制御回路５”は、カウンタ６２′の出
力が１．３．５．７のときに出線１２１へ行くセルの読
み出しアドレスを出力し、カウンタ６２′の出力が２．
４．６．８のときに出線１２２へ行くセルの読み出しア
ドレスを出力することにより、分離回路４３の出力１，
３．５．７に出線１２１のセルを、出力２．４．６．８
に出９１２２のセルを出力させる。 第９図は、第７図のチェーン制御回路５″の構成図であ
る。書き込みアドレスレジスタ（ＷＡＲ）５２１、読み
出しアドレスレジスタ（ＲＡＲ）５５１、および、不一
致検出回路５６１は、出線１２１のセルのアドレスチェ
ーン管理を行い、書き込みアドレスレジスタ（ＷＡＲ）
５２２、読み出しアドレスレジスタ（ＲＡＲ）５５２、
および、不一致検出回路５６２は、出線］２２のセルの
アドレスチェーン管理を行う。 デコーダ５１’　ｙＷＡＲ５２１，５２２，および、セ
レクタ５３は、第５図のものと同じ動作である。 読み出しアドレスレジスタ（ＲＡＲ）５５１は、入力Ｒ
ＯＰから入力されるカウンタ値が１．３．５．７のとき
、デコーダ５４、ＯＲゲート５９１により書き替え可能
となる。読み出しアドレスレジスタ（ＲＡＲ）５５２は
、入力ＲＯＰから入力されるカウンタ値が２．４．６．
８のとき、デコーダ５４″、ＯＲゲート５９２により書
き替え可能となる。書き替え可能となっているＲＡＲは
、書き替え前の値をセレクタ５７を通してＲＡへ出力す
ると同時に、入力ＮＲＡに入力された、バッファメモリ
からの次アドレスを取り込む。 第７図では、第６図に示したバッファメモリＬＳＩ４０
１〜４０８を性能を替えることなくそのまま使用するこ
とができる。また、空アドレスＦＩＦＯ６１、カウンタ
６２′、および、ＡＮＤゲート６３．６４はそのまま使
用でき、チェーン制御回路５″も小変更で使用できる。

【発明の効果】

本発明によれば、入出力リンク速度１５０Ｍｂｐｓのバ
ッファメモリを出線間で共有する方式のスイッチに対し
、入力リンクに６００Ｍｂｐｓ／１５０Ｍｂｐｓ変換器
を接続し、出力リンクに１５０　Ｍ　ｂ　ｐ　ｓ　／　
６００　Ｍ　ｂ　ｐ　ｓ変換器を接続し、バッファメモ
リのアドレス管理を６００Ｍｂｐｓ出線リンク対応に管
理するようにすれば、全体として６００Ｍｂｐｓの入出
力リンクを持つスイッチとなる。 このようにすれば、入出力リンク速度１５０Ｍｂｐｓの
スイッチにおいて、バッファメモリと。 各入力リンクを多重しバッファメモリに１セルづつ格納
するための多重回路と、バッファメモリからのセルを各
出力リンクに分ける分離回路はそのまま使用し、その他
の部分は追加、変更するだけで６００　Ｍ　ｂ　ｐ　ｓ
の入力リンクスイッチができる。 特にバッファメモリ、多重回路、分離回路をＬＳＩ化す
れば、この部分がそのまま６００　Ｍ　ｂ　ｐ　ｓ入力
リンクスイッチに使用でき、新たに開発する部分が少な
くてすむ。

【図面の簡単な説明】

第１図は入出力リンク速度１５’ＯＭｂｐｓ４人力４出
力スイッチを利用して構成した人出カリン実施例を示す
図、第２図は、入出力リンク速度１５０Ｍｂｐｓのスイ
ッチの一実施例を示す図、第３図（ａ）は、第２図、ま
たは、第７図における入出力リンクにおけるセルフオー
マットを示す図、第３図（ｂ）は、ヘッダ変換ヘッダ付
加テーブル通過後のセルフオーマットを示す図、第４図
は、第２図、または、第７図における多重回路の動作説
明図、第５図は、第２図におけるチェーン制御回路の一
実施例を示す図、第６図は、第２図のスイッチをＬＳＩ
分割した場合の一構成法を示す図、第７図は、入出力リ
ンク速度６００Ｍｂｐｓ２人力２出力スイッチの一実施
例を示す図、第８図は、第７図の６００　Ｍ　ｂ　ｐ　
ｓ　／　１５０　Ｍ　ｂ　ｐ　ｓ変換器の動作説明図、
第９図は、第７図のスイッチの場合のチェーン制御回路
の一実施例を示す図である。 符号の説明 １１１．１１２−ｌ１２−６Ｏ０入力リンク、１２１．
１２２−ｌ２２−６Ｏ０出力リンク、１１．１２．１１
’〜１８′・・・○／Ｅ変換器、２１．２２．２１’〜
２８′・・・ヘッダ変換ヘッダ付加テーブル、３１．３
２−＝３００Ｍｂｐｓ／１５０　Ｍ　ｂ　ｐ　ｓ変換器
（ＤＭＸ）　、３１’　、３２’・６００　Ｍ　ｂ　ｐ
　ｓ　／　１５０　Ｍ　ｂ　ｐ　ｓ変換器、４０゜４０
′・・・バッファメモリ（ＢＦＭ）ＬＳＩｓ、４１・・
・多重回路、４２・・・バッファメモリ、４３・・・分
離回路、５・・・ＢＦＭ制御（Ｃｏｎｔｒｏｌ）ＬＳＩ
　（チェーン制御回路）、５′、５”・・・チェーン制
御回路、６１・・・空アドレスＦＩＦＯ１６２，６２’
・・・カウンタ、６３．６４・・・ＡＮＤゲート、７１
．７２・・・１５０Ｍｂｐｓ／３００Ｍｂｐｓ変換器、
７１’　、７２’−１５０Ｍ　ｂ　ｐ　ｓ　／　６００
　Ｍ　ｂ　ｐ　ｓ変換器、８１゜８２．８１’〜８８′
・・・Ｅ／○変換器、５１゜５４．５１’　、５４’・
・・デコーダ、５２１〜５２８・・会き込みアドレスレ
ジスタ、５３．５７゜５８．５３’　、５７’　、５８
’　・・・セレクタ、５５１〜５５８・・・読み出しア
ドレスレジスタ、５６１〜５６８・・不一致検出回路、
５９１，５９２・・・ＯＲゲート、４０１〜４０８・・
・バッファメモリＬＳ的

Claims (1)

1. 【特許請求の範囲】 １、ヘッダ部と情報部からなる固定長のセルを用いて、
   ｍ×ｖ（ｂｐｓ）のビットレート速度の入線Ｍ本とｎ×
   ｖ（ｂｐｓ）のビットレート速度の出線Ｎ本との間で通
   信情報を該ヘッダ部に含まれる情報に基づき交換するス
   イッチングシステムにおいて、 上記入線に対して、１本の入線からｍ×ｖ （ｂｐｓ）のビットレート速度のセルｍ個を入力すると
   、ｍ本の出力リンクに分離し、各出力リンクに１セルづ
   つｖ（ｂｐｓ）のビットレート速度で出力するＭ個の第
   １の分離回路と、上記第１の分離回路Ｍ個の出力、合計
   （ｍ×Ｍ）本をｖ（ｂｐｓ）のビットレート速度入力リ
   ンクとし、（ｎ×Ｎ）本のｖ（ｂｐｓ）のビットレート
   速度の出力リンクを持ち、入出力リンク間で通信情報を
   該ヘッダ部に含まれる情報に基づき交換する第１のスイ
   ッチと、 上記第１のスイッチの出力リンクをｎ本づつ入力し、ｖ
   （ｂｐｓ）のビットレート速度のセルをｎ多重し、ｎ×
   ｖ（ｂｐｓ）のビットレート速度１リンクにし、上記各
   出線に出力するＮ個の第１の多重回路と、 から構成されることを特徴とするスイッチングシステム
   。 ２、請求項目第１項のスイッチングシステムにおいて、
   上記第１の分離回路は、入力リンクからのセルを到着順
   に各出力リンクへ出力し、上記第１のスイッチは、上記
   第１の多重回路の１つに接続されるｎ本の出力リンクに
   おいて、該スイッチの入力にセルが入力された順にセル
   を出力し、上記第１の多重回路は、各入力にセルが入力
   された順にセルを各出力に出力することにより、スイッ
   チングシステムにおける各出線で、入線でのセルの到着
   順にセルが出力されることを特徴とするスイッチングシ
   ステム。 ３、請求項目第１項、または第２項のスイッチングシス
   テムにおいて、上記第１のスイッチが、各入力リンクか
   らのセルを入力順に時分割多重する第２の多重回路と、
   該多重回路から出力されたセルを格納するバッファメモ
   リと、該バッファメモリから出力されたセルを各出力リ
   ンクへ時分割多重分離する第２の分離回路と、該バッフ
   ァメモリにセルを格納するとき、セルのヘッダ部により
   スイッチングシステム全体の出線を解析し、書き込みア
   ドレスをバッファメモリに与え、第２の分離回路で出力
   するとき、その出線のタイミングに合わせてその出線の
   セルの格納されているアドレスを読み出しアドレスとし
   てバッファメモリに与える出線毎にアドレスを管理する
   バッファメモリ制御回路とから構成されることを特徴と
   するスイッチングシステム。 ４、請求項目第３項のスイッチングシステムにおいて、
   上記第１のスイッチの上記バッファメモリ制御回路が、
   出線に対応した２種類のレジスタの組（書き込みアドレ
   スレジスタと読み出しアドレスレジスタ）と、メインバ
   ッファの使用していない空アドレスを格納する空アドレ
   スＦＩＦ０（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ ０ｕｔ　Ｂｕｆｆｅｒ）と、次に読み出すべきセルのア
   ドレスを格納する次アドレスメモリとから構成され、セ
   ルを上記メモリに書き込むときは、そのセルの出線に対
   応する書き込みアドレスレジスタから書き込みアドレス
   を出力し、同時に空アドレスＦＩＦＯから出力されるア
   ドレスを上記次アドレスメモリと書き込みアドレスレジ
   スタに書き込み、セルをメモリから読み出すときは、そ
   のセルの出線に対応する読み出しアドレスレジスタから
   読み出しアドレスを出力し、空アドレスＦＩＦＯは該読
   み出しアドレスを入力し、同時に次アドレスメモリから
   読み出される次アドレスを読み出しアドレスレジスタに
   書き込むことにより、各出線において、読み出しアドレ
   スレジスタに、上記メモリと上記次アドレスメモリにそ
   れぞれ最初に読み出すべきセルデータと次アドレスとが
   書き込まれているアドレスが格納されていて、書き込み
   アドレスレジスタには、次にスイッチに到着するセルを
   書き込むべきメモリ上のアドレスが格納されていて、読
   み出しアドレスレジスタを始点とし書き込みアドレスレ
   ジスタを終点とする出線毎にチェーンを形成するバッフ
   ァリングを上記第１のスイッチが行うことを特徴とする
   スイッチングシステム。 ５、請求項目第３項のスイッチングシステムにおいて、
   上記第１のスイッチにおける上記第２の多重回路と上記
   バッファメモリと上記第２の分離回路をＬＳＩにしたこ
   とを特徴とするスイッチングシステム。 ６、請求項目第４項のスイッチングシステムにおいて、
   上記第１のスイッチのバッファメモリ制御回路の次アド
   レスメモリと、上記第１のスイッチにおける上記第２の
   多重回路と、上記バッファメモリと、上記第２の分離回
   路をＬＳＩにしたことを特徴とするスイッチングシステ
   ム。 ７、請求項目第５項、または第６項のスイッチングシス
   テムにおいて、上記ＬＳＩを、上記第１のスイッチの入
   出力リンクのビット対応に、ビット数分にＬＳＩ分割し
   たことを特徴とするスイッチングシステム。 ８、請求項目第１項、第２項、第３項、第４項、第５項
   、第６項、または第７項のスイッチングシステムにおい
   て、ヘッダ部に論理チャネル番号を持つセルをスイッチ
   ングシステムの入線から入力し、 該論理チャネル番号からそのセルの出線を選び、該出線
   番号をスイッチングシステム内で使用するスイッチ内ヘ
   ッダとしてセルに付加する出線番号付加器と、該論理チ
   ャネル番号をそのセルが出線で使用する論理チャネル番
   号に変換する論理チャネル番号変換器を、上記第１の分
   離回路の入力に設けたことを特徴とするスイッチングシ
   ステム。