JPH066370A

JPH066370A - パケットスイッチングシステム

Info

Publication number: JPH066370A
Application number: JP15914792A
Authority: JP
Inventors: Keiko Kuroda; 敬子黒田; Noboru Endo; 昇遠藤; Toshiya Ouchi; 敏哉大内; Shiro Tanabe; 史朗田辺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-06-18
Filing date: 1992-06-18
Publication date: 1994-01-14

Abstract

(57)【要約】【目的】本発明の目的はパケット網における大容量ス
イッチングシステム構成方式に関し、特にＡＴＭを用い
た通信網において低セル損失率、低呼損率、小遅延時間
特性を実現する高効率大容量交換機の構成方式を提供す
ることにある。【構成】ＡＴＭ３段スイッチにおいて、１段目単位ス
イッチ（１０１）に共通バッファ（１０５）及び２段目
単位スイッチへのセルの分配を制御する制御回路（１０
６）を設け、３段目単位スイッチ（１０３）に、セル順
序逆転を補正する順序制御回路（１０８）を設けること
により、達成される。【効果】２段目単位スイッチへの均等な負荷分散が図
れるので、２段目単位スイッチでのセル損失率を下げる
ことが出来る。また、セルごとにスイッチ内経路が異な
るために生じるセルの順序逆転においても、その逆転量
が減少するので、順序制御のために必要とするバッファ
量も削減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パケットスイッチング
システムに関し、更に詳しくは、非同期転送モード（Ａ
ＴＭ：ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａｎｓｆｅｒ
Ｍｏｄｅ）の通信網に適用されるパケットスイッチング
システムに関する。

【０００２】

【従来の技術】広帯域ＩＳＤＮでの通信方式として各種
の研究機関で検討が進められているＡＴＭ網において
は、情報が固定長のパケット（以下「セル」とする）形
式で伝送され、伝送速度の異なる各種メディア（音声、
画像、データ等）の情報通信が行われる。

【０００３】ＡＴＭ網では、従来の回線交換と異なり、
セルを運ぶタイムスロットが８ＫＨｚのフレームの特定
位置に固定されず、非同期にセルの伝送と交換動作が行
われるため、ＡＴＭスイッチングシステムの同一出力回
線に対して、同時刻に多数のセルが集中する場合があ
る。集中時にセルが廃棄されないように、ＡＴＭスイッ
チングシステムでは、バッファメモリを設置し、回線容
量を越えるセルをそこで待たせるようにしているが、設
置できるバッファメモリ容量には限界があるため、セル
のトータルスループットが回線容量を越える状態が長時
間継続するトラヒック条件下では、セルの廃棄を完全に
回避することは困難である。

【０００４】大容量のスイッチングシステムは、一般
に、複数の単位スイッチを多段接続することにより構成
される。例えば、それぞれがｍ×ｋの入出力（ｍ本の入
力とｋ本の出力）を備えるｎ台の単位スイッチを並列に
配列して１段目スイッチ群を構成し、ｎ×ｙの単位スイ
ッチをｋ台並列配置して２段目スイッチ群を構成し、ｋ
×ｇの単位スイッチをｙ台並列配置して３段目スイッチ
群を構成し、１段目と２段目の単位スイッチ群間、及び
２段目と３段目の単位スイッチ群間をそれぞれ交互に接
続することにより、ｍｎ×ｇｙの大容量のスイッチング
システムが構成される。

【０００５】各１段目単位スイッチの入力回線から入力
されたセルは、同セルに付加された出力回線情報に基づ
き、順次、次段の単位スイッチへとスイッチングされ、
最終段の単位スイッチにおいて目的の出力回線へ出力さ
れる。これにより、任意の入力回線から任意の出力回線
への交換が可能となる。

【０００６】従来、上記多段接続形態を適用したＡＴＭ
スイッチングシステムにおいては、回線交換と同様に、
呼毎にスイッチングシステム内経路を設定する方式（以
下、経路固定方式と呼ぶ）が提案されている。しかし、
この経路固定方式には、以下に述べる制御の複雑さ、利
用率の低下といった問題点がある。

【０００７】まず、経路固定方式では、呼設定時にその
呼に属するセルの通過する単位スイッチとリンクが一意
に決定される。従って、その呼に属する（同一のＶＰＩ
／ＶＣＩを持つ）セルは同一の経路を通過することにな
る。そして経路固定方式では、従来の回線交換同様、呼
毎に、固定の帯域（異なる呼に属するセルの衝突による
品質劣化を回避するために、その呼の平均レートにマー
ジンを持たせた帯域）を、各リンクに要求する。その
為、入出力間に複数の経路が存在する場合は、大容量化
に伴い、スイッチングシステム内の経路設定処理が複雑
になる。

【０００８】また、単位スイッチ間の内部リンクの総容
量が十分でない場合、入出力回線とも空き容量があるに
もかかわらず、単位スイッチ間リンクの閉塞により呼が
受付不可能になる状態（内部リンクブロック）が生じ、
この内部リンクブロックは呼損率の増加につながる。そ
して、端数出線効果により高速呼ほど内部リンクブロッ
クの発生率は高くなる。経路固定方式において、この内
部リンクブロックを解消（ノンブロック化）する為に
は、中間段のスイッチ及びリンクを、例えば、その前後
段の２倍用意し、かつリンク速度を２倍速にすることが
要求され、ハード量の増加、スイッチの高速化が必要と
される。

【０００９】上記問題を解決するため、電子情報通信学
会技術研究報告ＳＳＥ８９−１７３「大規模ＡＴＭスイ
ッチにおける制御方式の検討」において、呼毎の経路設
定を行なわず、セルレベルで経路制御を行なう方式が提
案されている。具体的には、セルの宛先とは無関係に、
１段目単位スイッチの入出力回線の接続パターンを時間
経過に従って変更する。例えば、１段目単位スイッチの
入力回線１と接続する出力回線を、１クロックサイクル
で、回線番号１、２、３、……、ｍ、１、２、……の順
で変更する。ここで言う「１クロック」は、１個のセル
の転送に要する時間を意味し、例えば回線速度が１４
９．７６Ｍｂ／ｓの場合、１クロックは約２．８３μｓ
ｅｃとなる。

【００１０】上記方式によれば、大容量化に伴い複雑化
する呼のスイッチングシステム内経路の設定処理が不必
要となる。また、ハードを高速化、増設することなくリ
ンクブロックを解消することができる。しかしながら、
このように呼毎のスイッチングシステム内経路を定めな
い方式では、同一呼に属するセルが異なる経路を通って
出力回線に接続されるため、各２段目単位スイッチの待
ち行列の差により、セルの出力順序が入力順序と異なる
ことがある。ＡＴＭにおいてはセルの順序保存が要求さ
れるので、最終段のスイッチにおいてセルの順序制御
（つまり、入力順序と、出力順序を同一にする）を行な
う必要がある。

【００１１】尚、２段目単位スイッチでは、入力セルの
宛先に応じ、出力回線を収容する３段目単位スイッチに
セルがスイッチングされる。また、３段目単位スイッチ
では、前述のセル順序の逆転を補正するための順序制御
が行われ、出力回線に送られる。具体的には、３段目単
位スイッチのバッファ内に、該バッファ内での滞在時間
が基準値（以下、最大滞在時間）を越すセルが現われる
までは、セルの送出を行なわず、入力セルの書き込みの
みを行ない、格納されているセルが最大滞在時間を越え
ると、該バッファに格納されているセルの中で、最も古
いタイムスタンプ（１段目単位スイッチにおいて付加さ
れる、セルのスイッチングシステムへの入力時刻）を持
つセルを選定し、該セルを要求される出力回線へ送出す
る。上記方式により順序制御がなされ、セルは入力順序
を保ち出力される。

【００１２】

【発明が解決しようとする課題】上記従来方式は、経路
設定処理及び、リンクブロックを解決し、各１段目単位
スイッチは、入力回線に集団的に到着したセルを複数の
２段目単位スイッチに分配する機能を備えているが、複
数の１段目単位スイッチから特定の２段目単位スイッチ
へのセル集中の問題について考慮していない。例えば、
ｎ台の１段目単位スイッチから、同一の３段目単位スイ
ッチへ向かうセルが同一の２段目単位スイッチに集中し
た場合、２段目単位スイッチにおける負荷が不均一にな
り、各２段目単位スイッチの待ち行列の長さに大きな差
を生ずる。その結果、２段目単位スイッチでセル損失率
が増加したり、１つの経路での遅延時間と他の経路での
遅延時間との差が大きくなり、３段目単位スイッチで順
序制御に要するバッファ量が大きくなるという問題が発
生する。逆に、低セル損失率やバッファ量の削減を実現
するためには、設定する回線利用率を低くしなければな
らず、これは呼損率の増大という問題につながる。

【００１３】また、３段目単位スイッチにおける順序制
御では、一律にタイムスタンプのみで順序制御を行なっ
ているため、順序逆転を起こしていないセル、つまり、
既に出力可能であるセルまで遅延を与えられ、遅延時間
の増加を招く。

【００１４】本発明の目的は、セル損失率および呼損率
の小さい改良されたパケットスイッチングシステムを提
供することにある。本発明の他の目的は、遅延時間特性
の改良された大容量のパケットスイッチングシステムを
提供することにある。

【００１５】

【課題を解決するための手段】上記目的を解決するため
に、本発明のパケットスイッチングシステムでは、複数
の１段目単位スイッチから到着するセルが特定の２段目
単位スイッチに集中しないように、各１段目単位スイッ
チが、互いに他の１段目単位スイッチのセル出力状況を
考慮して、出力セルを２段目単位スイッチに分配するよ
うにしたことを特徴とする。具体的には、例えば、各１
段目単位スイッチが複数の入力線から入力されたセルを
バッファリングし、１クロックサイクルで複数の出力回
線にシーケンシャルに分配する。セル分配の開始位置と
なる２段目単位スイッチはクロック毎に変えられ、更
に、同一クロックでは、各１段目単位スイッチ毎に、異
なる２段目単位スイッチからセルの分配が行なわれる。

【００１６】また、３段目単位スイッチにおける順序制
御では、シーケンス番号をタイムスタンプと併用して、
用いることを特徴とする。具体的には、各３段目単位ス
イッチは、実際にセルを格納する共通バッファ（複数出
力回線間で共用）と、出力回線及び、セルが入力された
１段目単位スイッチの組対応の順序制御用バッファ（以
下、論理バッファ）群を持つ。論理バッファ内には、タ
イムスタンプ、及び、対応するセルが格納されている共
通バッファ内のアドレス（以下ＢＡ）を格納する。

【００１７】順序逆転が生じた場合、先に交換機に入力
されたセルよりも早く３段目単位スイッチに到着したセ
ルは、共通バッファに格納され、遅れているセル（以
下、遅延セル）の３段目単位スイッチへの到着を待つ。
また、要求される遅延品質を満たすためにしきい値（ス
イッチングシステム内での、最大許容遅延時間）を設
け、バッファ内に格納されているセルで、スイッチング
システム内の遅延時間がしきい値を越えたものは、遅延
セルが未到着であっても読み出しを可能とする（この場
合、最大許容遅延時間を越えた遅延セルは廃棄され
る）。

【００１８】１クロック周期（セル送出時間）で出力回
線毎に以下の処理を行なうことにより、セルは共通バッ
ファから読み出される。各１段目単位スイッチ対応の論
理バッファの中から、シーケンス番号により直前のセル
が既に出力されているセル、もしくはスイッチングシス
テム内の遅延時間がしきい値を越え、読み出し可能であ
るセルを１つだけ選ぶ。選ばれたセルの中から、タイム
スタンプが最も古いセルを共通バッファから読み出し、
出力回線へ送出する。該当するセルがないときは、空セ
ルを送出する。

【００１９】

【作用】本発明によるパケットスイッチングシステムに
よれば、並列配置されたｎ台の１段目単位スイッチが、
それぞれ入力セルをバッファリングした後、ｍ台の２段
目単位スイッチにシーケンシャルにセルを分配するよう
になっているため、特定の１段目単位スイッチに集団的
にセルが到着した場合でも、これらのセルは特定の２段
目単位スイッチに集中することはない。また、各１段目
単位スイッチ毎に、セルの分配サイクルの開始位置が変
えてあるため、特定の２段目単位スイッチでのセルの集
中と、それに伴うセル廃棄、到達順序の逆転量を小さく
でき、３段目単位スイッチに用意すべきバッファメモリ
容量の増加を抑制することができる。

【００２０】また、３段目単位スイッチにおけるセル順
序制御においても、タイムスタンプと併用してシーケン
ス番号を用いるため、順序制御を起こしていないセル
は、シーケンス番号により、即読み出し可能と判断さ
れ、遅延時間の増加を防ぐことができる。

【００２１】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００２２】第１実施例：（１）セルフォーマットの構成図２は、ＡＴＭ網で伝送される固定長のパケット（以
下、セルという）の構成を示す。伝送路上を流れるセル
２０１は５３バイトの長さを有し、５バイトのヘッダ
と、４８バイトの情報部とからなる。上記ヘッダは、Ｇ
ＦＣ（Generic FlowControl）、ＶＰＩ（Virtual Path
ＩＤ）、ＶＣＩ（Virtual Channel IＤ）、ＰＴ（Paylo
ad Type）、ＣＬＰ（Cell loss Priority）、及び、Ｈ
ＥＣ（HeaderError Correction）からなり、上記ＶＣＩ
／ＶＰＩ情報に基づいてスイッチ内でのルーティング制
御が行われる。

【００２３】以下、スイッチングシステム内部の単位ス
イッチ間を接続する回線を入・出力線、外部からスイッ
チングシステムに接続される回線を入・出力回線と呼
ぶ。

【００２４】本発明のパケットスイッチングシステムで
は、回線対応部においてヘッダ変換を行なう際に、セル
２０１にスイッチ内ルーティング用ヘッダ２０３を付加
し、セルをルーティング用ヘッダ付きセル２０２の形に
して、１段目スイッチへ送出する。スイッチ内ルーティ
ング用ヘッダ２０３は、１段目単位スイッチの識別番号
（以下、Ｓ１と示す）、最終段（３段目）の単位スイッ
チの識別番号（Ｓ３）、及び、出力回線番号（ＯＰ）に
より、構成される。

【００２５】また、各１段目単位スイッチが順序制御用
ヘッダ付加機能を有し、入力セル２０２に順序制御用ヘ
ッダ２０５を付加する。順序制御用ヘッダ２０５は、シ
ーケンス番号（ＳＮ）と、タイムスタンプ（ＴＳ）によ
り、構成される。

【００２６】以下、上記ルーティング用ヘッダ（Ｓ１、
Ｓ３、及び、ＯＰ）２０３、及び、順序制御用ヘッダ
（ＳＮ、及び、ＴＳ）２０５を付加ヘッダ２０６と呼
ぶ。本発明のスイッチングシステム内では、セルは、付
加ヘッダ付きセル２０４の形でスイッチングされる。

【００２７】本発明では、２段目の複数の単位スイッチ
にできるだけ均等に負荷が分散されるようにするため
に、同一のＶＣＩを持つ複数のセルを、異なった経路を
通して最終段の出力回線に送る。経路の違いによるスイ
ッチングシステム内でのセル順序の逆転が生じる可能性
があるため、３段目の各単位スイッチにおいて、入力セ
ルに付加されたＳＮ及び、ＴＳに基づいてセル順序の補
正を行う。また、２段目から３段目の各単位スイッチ
は、入力セルの付加ヘッダに含まれるＳ１、Ｓ３、ＯＰ
の内容に基づいて、ルーティング動作を行う。

【００２８】（２）交換機の構成と動作図１は、本発明による３段の複数の単位スイッチからな
るスイッチングシステムの構成を示す。各段は、それぞ
れ並列配置された複数個の単位スイッチ１０１−１〜１
０１−ｎ、１０２−１〜１０２−ｍ、１０３−１〜１０
３−ｎからなる。また、前記単位スイッチ群の前後に
は、回線対応部（回線ＩＦ）１１０及び、１１１が設置
される。

【００２９】回線対応部１１０は、光ファイバ１０４に
より伝送された情報からセル２０１を取り出し、ヘッダ
変換を施し、ルーティング用ヘッダ付きセル２０２の形
式とした後、各１段目単位スイッチ１０１へ送出する。

【００３０】１段目の単位スイッチ群１０１−１〜１０
１−ｎは、入力セル２０２に順序制御用ヘッダ２０５を
付加し、内部セル２０４の形式とした後、２段目の単位
スイッチ群へ分配する。

【００３１】２段目の単位スイッチ群１０２−１〜１０
２−ｍは、１段目の単位スイッチ群から入力されたセル
２０４の付加ヘッダ部２０６が示すルート情報に基づい
て、目的出力回線が収容されている特定の３段目単位ス
イッチに上記セルを送出する。３段目の単位スイッチ群
１０３−１〜１０３−ｎは、前段スイッチ群から送られ
て来たセル２０４の順序制御を行い、付加ヘッダ部２０
６を除去して伝送路上のセルフォーマット２０１に戻し
た後、各セルを目的の出力回線に対応する回線対応部１
１１に送出する。回線対応部１１１は、セル２０１を光
ファイバ上の伝送形態に変換し、出力回線１０９へ送出
する。

【００３２】図３は、回線対応部１１０の機能ブロック
図である。回線対応部１１０は、ＳＤＨ（Synchronous
Digital Hierarchy）３０１、保守試験回路３０２、Ｕ
ＰＣ（Usage Parameter Control）３０３、ヘッダ変換
回路３０４、及び、セル計測回路３０５からなる。ＳＤ
Ｈ３０１は、光ファイバにより伝送された情報から、Ａ
ＴＭセル２０１を抽出する。保守・試験回路３０２は、
スイッチングシステムの保守及び、機能試験を行なう。
ＵＰＣ３０３は、セルのＶＰＩ／ＶＣＩ情報からユーザ
申告値違反の有無等を調べる。セル計測回路３０５はＶ
ＣＩ毎セル数の計測を行なう。ヘッダ変換回路３０４
は、ＶＰＩ／ＶＣＩの変換及び、ＨＥＣの変換を行な
う。

【００３３】上記回線対応部１１０において、ヘッダ変
換回路３０４は、セル２０１にスイッチ内ルーティング
用ヘッダ２０３を付加させる機能を備える。具体的に
は、図４に示すように、ヘッダ変換回路３０４にＶＣＩ
対応のルーティング情報（Ｓ１、Ｓ３、ＯＰ）を保持す
る付加ヘッダテーブル４０３を設ける。ＶＰＩ／ＶＣＩ
変換回路４０１は、入力セル２０１にＶＰＩ／ＶＣＩ変
換を施し、セル本体２０１をＨＥＣ変換回路４０２へ、
ＶＣＩ情報を付加ヘッダテーブル４０３へ送る。ＨＥＣ
変換回路４０２は入力セル２０１のＨＥＣフィールドの
変換を行ない、レジスタ４０４へ送る。付加ヘッダテー
ブル４０３は、ＶＰＩ／ＶＣＩ変換回路４０１から送ら
れてきたＶＣＩに対応するルーティング情報（Ｓ１、Ｓ
３、ＯＰ）を読み出し、レジスタ４０４へ送る。レジス
タ４０２において、前記ルーティング情報は、ルーティ
ング用ヘッダ２０３としてセル本体２０１に付加され
る。ルーティング用ヘッダ２０３を付加されたセル２０
２は、１段目単位スイッチへ送られる。

【００３４】図５は、１段目単位スイッチの機能ブロッ
ク図である。１段目単位スイッチは、多重化部（以下Ｍ
ＵＸ）５０１、順序制御用ヘッダ付加回路５０２、共通
バッファ５０３、分離部（以下ＤＭＵＸ）５０４、及
び、出力制御回路５０５からなる。ｍ本の入力回線１
０４から並列的に入力されたセル２０２は、ＭＵＸ５０
１によって多重化され、スイッチ内ヘッダ付加回路５０
２に向かう。

【００３５】順序制御用ヘッダ付加回路５０２は、遅延
素子５０７、レジスタ５０８、クロック制御部（ＣＬ
Ｋ）５０９、ＴＳカウンタ５１０、空きセル判定部５１
１、ＳＮカウンタ５１２から成る。ＭＵＸ５０１から入
力されたセル情報は、遅延素子５０７を介し、レジスタ
５０８に送られる。また、同セル情報のうち、ＶＣＩ／
ＶＰＩフィールドの内容は、ＴＳカウンタ５１０、空き
セル判定部５１１、ＳＮカウンタ５１２に供給される。

【００３６】クロック制御部５０９は、１セル送出時間
（以下クロックとする）毎にＴＳカウンタ５１０へ信号
を送る。ＴＳカウンタ５１０は、入力セルに付加するＴ
Ｓの値を記憶しており、ＣＬＫ５０９から信号が来る
と、１ずつカウントアップし、その値は、ＶＰＩ／ＶＣ
Ｉ情報の入力を読み出し信号として読み出され、レジス
タ５０８へ送られる。

【００３７】空きセル判定部５１１は上記ＶＣＩ／ＶＰ
Ｉ情報により入力セルが空きセルか否かの判定をし、空
きセルではなかったときに、ＳＮカウンタ５１２及び、
出力制御回路５０５にセル入力信号を送る。ＳＮカウン
タ５１２は、スイッチングシステムの出力回線１０９の
番号別にＳＮを管理しており、セル入力信号を受信する
と、上記ＶＣＩ情報に基づいて出力回線対応のＳＮを読
み出し、これをカウントアップして出力すると共に、更
新されたＳＮを元のアドレス位置に記憶する。

【００３８】ＴＳ、及び、ＳＮは、レジスタ５０８に転
送され、前記多重化装置５０１から、遅延素子５０７を
介しレジスタ５０８に送られたセルのヘッダ部に付加さ
れる。

【００３９】レジスタ５０８において、付加ヘッダ付き
となったセル２０４は共通バッファ５０３に入力され
る。共通バッファ５０３は、１クロックサイクル内に到
達する複数のセルを一時的に格納し、これらのセルをＤ
ＭＵＸ５０４に出力する。共通バッファ５０３における
セルの格納および、読み出しは、出力制御回路５０５に
より与えられる書き込みアドレス（Ｗ／Ａ）及び、読み
出しアドレス（Ｒ／Ａ）に従って行われる。

【００４０】出力制御回路５０５は、空アドレスＦＩＦ
Ｏ５１３、セレクタ５１４、及び、５１７、各出力回線
１０９対応の同期合わせ用バッファ５１５、及び、Ｒ／
Ａ格納用バッファ５１６、回線選択回路５１８、クロッ
ク制御部５１９、読み出しクロック５２０とからなる。
但し、セレクタは、複数の入力線と１本の出力線に接続
され、外部からの指示に従い、上記入力線群から１本の
入力線を選択し、出力線に接続する機能を有する、もし
くは、１本の入力線と複数の出力線に接続され、外部か
らの指示に従い、上記出力線群から１本の出力線を選択
し、入力線を接続する機能を有するものとする。

【００４１】前述の空きセル判定部５１１から送られた
セル入力信号は、回線選択回路５１８及び、空きアドレ
スＦＩＦＯ５１３に送られる。空きアドレスＦＩＦＯ５
１３はセル入力信号を受信すると、格納されている共通
バッファの空きアドレスをＷ／Ａとして読み出し、共通
バッファ５０３へ送る。また、同Ｗ／Ａは読み出しアド
レスデータとして、セレクタ５１４を介し同期合わせ用
バッファ５１５にも送られ、回線選択回路５１８により
与えられる回線番号に従い、格納される。

【００４２】クロック制御部５１９は、各クロックサイ
クルの開始タイミングで初期値更新信号及び、読み出し
信号を発生し、それぞれ回線選択回路５１８、同期合わ
せ用バッファ５１５へ送る。回線選択回路５１８は、回
線Ｎｏ．カウンタ５２１と、初期値テーブル５２２から
なる。

【００４３】初期値テーブル５２２は、上記初期値更新
信号に応答して、初期値を発生し、回線Ｎｏ．カウンタ
５２１は、上記初期値で示される回線番号を起点とし
て、１サイクル分の回線番号を順次にセレクタ５１４へ
出力する。これらの回線番号の出力は、空きセル判定部
５１１から出力制御回路５０５に出力されるセル入力信
号に同期して行われる。

【００４４】同期合わせ用バッファ５１５は、ＭＵＸ５
０１での多重により各入力回線から入力されるセルに生
じた位相のずれを吸収するためのものであり、クロック
制御部５１９からの読み出し信号を受信すると、ｍ個の
バッファが同時に、格納している情報をＲ／Ａ格納用バ
ッファ５１６へ送る。

【００４５】読み出しクロック５２０は１クロック毎に
セレクタ５１７及び、ＤＭＵＸ５０４に読み出し信号を
送る。セレクタ５１７は信号を受け取ると、Ｒ／Ａ格納
用バッファ５１６から順次にＲ／Ａを読み出し、共通バ
ッファ５０３へ送る。ＤＭＵＸ５０４は信号を受け取る
と、セレクタ５１７から送られて来るＲ／Ａに従い、共
通バッファ５０３からセルを読み出し、順次に出力線へ
送出する。

【００４６】上述した回線Ｎｏ．カウンタ５２１への初
期値の供給と、回線Ｎｏ．カウンタ５２１からの回線番
号の出力は、例えば、図７に示す如く、単位スイッチ毎
に初期値が異なり、且つ、各クロックサイクルで初期値
が循環的にシフトするようにしておく。例えば、スイッ
チ１０１−１に着目すると、１クロック目の初期値が
「１」で回線番号が１、２、３、４、……ｍと変化し、
２クロック目では回線番号が「２」を初期値として順次
に変化し、……、ｍクロック目では初期値が「ｍ」とな
り、次のクロックで再び「１」に戻るように循環的に変
化させる。

【００４７】上記方式によるセル入出力の関係を図６に
示す。（ａ）は、全ての入力回線にセルが存在する場合
のセル出力パターンであり、（ｂ）は、何れかの入力回
線が空きセルの場合のセル出力パターンである。何れか
の入力回線が空きセルの場合、本方式によれば一旦共通
バッファに格納するため、入力セルをその入力回線とは
無関係に、順次選択された出力線に送出することがで
き、あるクロックにおいて空きセルが送られる出力線、
及び、２段目スイッチは、クロック毎に着実に変化し、
各出力線、即ち各２段目単位スイッチへの負荷の均等化
が図れる。

【００４８】また、次のスイッチ１０１−２では、１ク
ロック目の初期値を「２」、２クロック目を「３」、…
…、ｍクロック目を「１」とすることによって、出力線
の選択がスイッチ１０１−１とは、空きセルが送られる
出力線、及び、２段目スイッチがずれるように初期値を
循環的に変化させる。これと同様に、スイッチ１０１−
３〜１０１ｎでも、回線番号の選択が他のスイッチとず
れるように、初期値を順次にシフトした形で循環的に変
化させる。

【００４９】上記構成によれば、例えば、クロックサイ
クルｍｋ＋１に単位スイッチ１０１−１に到着したセル
は、先頭セルが出力線「１」に、２番目セルは出力線
「２」に、３番目セルは出力線「３」、…に順次に出力
される。この期間に、単位スイッチ１０１−２に到着し
たセルは、先頭セルが出力線「２」に、２番目セルは出
力線「３」に、３番目セルは出力線「４」、…に出力さ
れる。

【００５０】各単位スイッチのサイズはｍ×ｍであるか
ら、同一クロックに１つの単位スイッチに入力されるセ
ル数は最大ｍ個である。任意の時刻において、各単位ス
イッチはそれぞれ異なる出力線を選択し、且つ、各クロ
ックサイクルでの選択開始回線が異なるようになってい
るため、２段目の特定の単位スイッチにセルが集中する
おそれはなく、負荷が均等に分散される。

【００５１】２段目の単位スイッチ群１０２−１〜１０
２−ｍは、付加ヘッダ付きセル２０４が入力されると、
付加ヘッダ部２０６のＳ３に従って、そのセルを３段目
スイッチに送る。２段目単位スイッチとしては、例え
ば、特開Ｈ０３−０２３７４０に示されるセル・スイッ
チングシステムを用いることが出来る。

【００５２】本実施例では、上述した１段目の単位スイ
ッチ群において２段目単位スイッチ群への負荷分散を図
っているが、同一の３段目単位スイッチに向かうセルが
複数個、同一２段目単位スイッチに入力されると、２段
目の単位スイッチにおいてセルの待ち行列長に差が生
じ、これがセル順序逆転の原因となる。３段目の単位ス
イッチ１０３において、セル順序の逆転の補正を行な
う。

【００５３】図８は、３段目単位スイッチの機能ブロッ
ク図である。３段目単位スイッチは、多重化部（以下Ｍ
ＵＸ）８０２、書き込み制御回路８０３、論理キュー８
０４、読み出し制御回路８０５、共通バッファ８０６、
及び、分離部（以下ＤＭＵＸ）８０７からなる。

【００５４】ｍ本の入力線８０１から入力されたセル２
０４は、ＭＵＸ８０２により多重化され、書き込み制御
回路８０３に送られる。書き込み制御回路８０３は、遅
延素子８０９、付加ヘッダ解読部８１０、空アドレスＦ
ＩＦＯ８１１、アドレス算出部８１２、ＳＮテーブル８
１３からなる。ＭＵＸ８０２から入力されたセル本体２
０４は、遅延素子８０８を介し、共通バッファ８０６へ
送られる。また、同セル情報のうち、付加ヘッダ部２０
６は、付加ヘッダ解読部８１０へ送られる。

【００５５】付加ヘッダ解読部８１０は、付加ヘッダ２
０６を解読し、ＳＮをアドレス算出部８１１へ、Ｓ１、
ＯＰをＳＮテーブル８１３及び、論理キュー８０４へ、
ＴＳを論理キュー８０４へ送る。ＳＮテーブル８１３
は、出力回線毎、入力１段目単位スイッチ別に、最後に
読み出されたセルのＳＮ（以下、ＳＮ’）を記憶してお
り、Ｓ１及び、ＯＰが送られてくると、対応するＳＮ’
を読み出し、アドレス算出部８１２へ送る。

【００５６】アドレス算出部８１２は、付加ヘッダ解読
部８１０から送られてきたＳＮと、ＳＮテーブル８１３
から送られてきたＳＮ’の差をとり、その差Ｄ（Ｄ＝Ｓ
Ｎ−ＳＮ’）を、論理キュー８０４へ書き込みアドレス
として送る。但し、論理バッファ８１５内のアドレスは
全て１番から始まる。ここで、Ｄが論理キュー８０４の
バッファ容量よりも大きい（論理バッファが飽和状態に
ある）場合、もしくは、Ｄが負になる（現在格納処理を
行なっているセルよりも後にスイッチへ入力されたセル
の読み出しが、既に終了している）場合は、論理キュー
８０４にセル廃棄信号を送る。また、空アドレスＦＩＦ
Ｏ８１１に、セル入力信号（もしくは、セル廃棄信号）
を送る。

【００５７】空アドレスＦＩＦＯ８１１は、セル入力信
号を受け取ると、空アドレスをセルの書き込みアドレス
（Ｗ／Ａ）として共通バッファ８０６へ送る。また、同
アドレスをデータ（共通バッファ内アドレス。以下、Ｂ
Ａ）として、論理キュー８０４へ送る。

【００５８】共通バッファ８０６は、入力セル２０４
を、空アドレスＦＩＦＯ８１１から送られてきたＷ／Ａ
に従って格納する。空きアドレスＦＩＦＯ８１１にセル
廃棄信号が送られた場合、共通バッファにセル廃棄信号
が送られ、入力セル２０４は廃棄される。

【００５９】論理キュー８０４は、セレクタ８１４、８
１６−１〜８１６−ｍ、及び、論理バッファ群８１５
（出力回線別、入力ＳＷ１対応）からなる。セレクタ８
１４は、付加ヘッダ解読部８１０から送られてくるＳ
１、ＯＰに従い、付加ヘッダ解読部８１０から送られて
きたＴＳ、空アドレスＦＩＦＯ８１１から送られてきた
ＢＡを、対応する論理バッファ８１５−ＯＰ−Ｓ１へ、
送出する。論理バッファ８１５−ＯＰ−Ｓ１はＴＳ、Ｂ
Ａを、アドレス算出部８１２により与えられる書き込み
アドレスＤに従い、格納する。

【００６０】以上の動作により、３段目単位スイッチに
入力されたセル２０４は、予め設定された最大許容遅延
時間以下の遅延差で入力された場合においては、論理バ
ッファ８１５の１段目単位スイッチに入力された順序に
対応する位置に格納される。

【００６１】図９は、読み出し制御回路８０５の詳細を
示す。読み出し制御回路８０５はPriority Encoder９０
１、ＯＰカウンタ９０４、遅延素子９０８、最小ＴＳ選
択回路９０９、現在時刻カウンタ９１１、読み出し可否
判定回路９１２、クロック制御部（ＣＬＫ）９０５、９
１０、及び、セレクタ９０２、９０３、９０６、９０７
からなる。

【００６２】クロック制御部９０５は、１クロックにｍ
回、ＯＰカウンタ９０４と最小ＴＳ選択回路９０９に信
号を送る。ＯＰカウンタ９０４は、次に読み出しを行な
うべき出力回線番号ｉを保持しており、クロック制御部
９０５から信号を受け取ると、現在保持している出力回
線番号ｉをPriority Encoder９０１、ＤＭＵＸ８０７、
及び、遅延素子９０８を介しセレクタ９０７へ送り、出
力回線番号を１ずつカウントアップする。

【００６３】Priority Encoder９０１は、ＯＰカウンタ
９０４から出力回線番号ｉが送られてくると、セレクタ
９０２を介し、論理バッファ８１５−ｉ−１からセルの
格納状況を読み出し、セルが格納されているアドレスの
中で最小のアドレスＡをさがす。求めたＡを、読み出し
可否判定回路９１２及び、セレクタ９０６を介し、論理
バッファ８１５−ｉ−１へ送る。論理バッファ８１５−
ｉ−１は、アドレスＡに格納されているＴＳ及び、Ｓ１
を、セレクタ９０６を介し、読み出し可否判定回路９１
２へ送る。読み出し可否判定回路９１２は、「Ａ＝１」
もしくは「現在時刻−最大許容遅延時間≧ＴＳ」が正の
とき、ＴＳ及び、Ｓ１を最小ＴＳ選択回路９０９へ送
る。

【００６４】上記と同様の処理が、論理バッファ８１５
−ｉ−２〜ｎに対して行なわれる。

【００６５】最小ＴＳ選択回路９０９は、クロック制御
部９０５から信号が送られてくると、読み出し可否判定
回路９１２から送られてきたＴＳの中から最小のものを
求め、そのＳ１、及び、Ａをセレクタ９０７へ送る。

【００６６】セレクタ９０７は、ＯＰカウンタ９０４に
よって与えられる出力回線番号ｉに従い、最小ＴＳ選択
回路９０９から送られてきたＳ１及び、Ａを、セレクタ
８１６−ｉへ送る。セレクタ８１６−ｉは、与えられた
Ｓ１、Ａに従い、該当する論理バッファ８１６−ｉ−Ｓ
１からアドレスＡに格納されているＢ／Ａを読み出し、
読み出しアドレス（Ｒ／Ａ）として共通バッファ８０６
へ送る。

【００６７】論理バッファ８１６−ｉ−Ｓ１は、格納し
ている情報をＡだけ前方へシフトさせる。また、共通バ
ッファ８０６は、送られてきたＲ／Ａに従いセル２０４
を読み出し、セル本体２０１をＤＭＵＸ８０７へ、付加
ヘッダ部２０６をＳＮテーブル８１３へ送る。ＳＮテー
ブル８１３は、送られてきた付加ヘッダ２０６からＳ
１、ＯＰ、ＳＮを読み出し、Ｓ１、ＯＰに対応する位置
のＳＮ’をＳＮに更新する。ＤＭＵＸ８０７は、ＯＰカ
ウンタ９０４から与えられた出力回線番号に従い、共通
バッファ８０６から送られてきたセル２０１を出力回線
８０８へ送出する。

【００６８】以上により、入力セルの目的出力回線への
転送が終了する。セル２０１は、回線対応部１１１によ
り、再び光ファイバ上の伝送形態に変換され、送出され
る。

【００６９】（３）効果図１０に本実施例による効果の一例を示す。グラフは、
スイッチサイズ６４×６４のＡＴＭ３段スイッチ（単位
スイッチサイズ８×８）において、セルが最大速度７５
Ｍｂ／ｓで連続して発生する区間（アクティブ区間）
と、全くセルが発生しない区間（アイドル区間）が交互
に出現し、それぞれの区間長が幾何分布に従い、アクテ
ィブ区間で発生するセルの平均個数が１０、両区間を平
均したセルの平均発生速度が７．５Ｍｂ／ｓであるよう
なセル発生源を１６個、回線速度１５０Ｍｂ／ｓの出力
回線に、出力回線利用率が８０％になるように多重した
条件下で、シミュレーションを行った結果である。

【００７０】本結果によると、従来方式も本発明の方式
も、セルの順序逆転が発生する確率はほぼ同じである。
しかし、逆転の大きさを比較すると、従来方式の方が本
方式よりも大きいことがわかる。この順序逆転の大きさ
は、３段目スイッチにおけるセルの順序制御に必要とす
るバッファ容量と等しく、本方式ではセル損失率＝１０
^-4を満たすために出力回線毎にｎ×４３セル分（ｎ：１
段目スイッチ数）のバッファ容量を用意すればよいが、
従来方式ではｎ×５５セル分のバッファ容量を必要とす
ることになる。つまり、本発明方式を使用することによ
り、バッファ量を約３／４に削減することが可能とな
る。

【００７１】

【発明の効果】以上述べたように、本発明によれば、１
段目単位スイッチにおいて、互いに他の１段目単位スイ
ッチにおけるセルの分配を考慮して２段目単位スイッチ
へセルを分配しているので、各２段目単位スイッチへの
均等な負荷分散が図れる。その結果、各２段目単位スイ
ッチの待ち行列長の差が小さくなり、２段目単位スイッ
チに用意するバッファ量の削減、及び、２段目単位スイ
ッチにおけるセル損失率の低減につながる。また、各待
ち行列長の差によって生じるセルの順序逆転の大きさが
小さくなり、３段目単位スイッチにおける順序制御に必
要とするバッファ量も削減できる。

【００７２】シミュレーションの結果では、従来方式と
比べ、順序制御に必要とするバッファ量は３／４に削減
できる。従って、低セル損失率、遅延時間の改善、バッ
ファ量の削減を実現しつつ回線利用率も高く設定出来、
高速のハードウェアを用いることなく、大容量のスイッ
チングシステムを構築することができる。

【００７３】また、３段目単位スイッチにおける順序制
御において、シーケンス番号を用いることによって、従
来のタイムスタンプのみを用いて行なう順序制御の際に
生じる余分な遅延をセルに与えることなく、出力時のセ
ルの順序性を保証することができる。

【図面の簡単な説明】

【図１】本発明を用いたＡＴＭ３段スイッチのシステム
ブロック図である。

【図２】ＡＴＭにおけるセルの構成図及び、本方式によ
るヘッダ変換後のセルと付加ヘッダの構成図である。

【図３】回線対応部の機能ブロック図である。

【図４】回線対応部内のヘッダ変換回路の機能ブロック
図である。

【図５】本発明を用いたＡＴＭ３段スイッチの、１段目
単位スイッチのシステムブロック図である。

【図６】本発明を用いたＡＴＭ３段スイッチの、１段目
単位スイッチにおけるセルの入出力の関係を示す図であ
る。

【図７】１段目単位スイッチでのセルの分配方法を示す
表である。

【図８】本発明を用いたＡＴＭ３段スイッチの、３段目
単位スイッチのシステムブロック図である。

【図９】３段目単位スイッチ内の読み出し制御回路のシ
ステムブロック図である。

【図１０】本発明による効果を示すための図である。

【符号の説明】

１０１…１段目単位スイッチ、１０２…２段目単位スイ
ッチ、１０３…３段目単位スイッチ、１０５…共通バッ
ファ、１０６…制御回路、１０８…順序制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者田辺史朗東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】それぞれが複数の入力線と複数の出力線と
を有し、入力線から入力されたパケットを何れかの出力
線に選択的に送出するよう動作する複数の単位スイッチ
が少なくとも３段のスイッチ群を構成し、単位スイッチ
間では予め論理チャネルを設定することなく、パケット
毎に通過単位スイッチ間リンクが変更され、第１段目の
各単位スイッチは、複数の入力回線から入力されたパケ
ットを複数の出力線に順次に出力し、第２段目の各単位
スイッチは、入力線から入力された各パケットをヘッダ
情報により決まる出力線に出力し、第３段目の各単位ス
イッチは、入力線から入力された各パケットのヘッダ情
報により出力線を決定し、各出力線毎にパケットの出力
順序制御を行うようにしたパケットスイッチングシステ
ムにおいて、上記第１段目の各単位スイッチが、入力パ
ケットを多重化するための手段と、多重化手段から出力
されたパケットを一時的に保持するためのバッファと、
各クロックサイクル毎にパケット出力の開始出力線位置
を所定の順序でシフトしながら、上記バッファから読み
出したパケットを複数の出力線に順次に出力するパケッ
ト出力制御手段とを有することを特徴とするパケットス
イッチングシステム。
【請求項２】前記第１段目の複数の単位スイッチが、パ
ケットの各出力タイミングにおいて互いに異なる第２段
目単位スイッチにパケットを出力するように、前記出力
線の選択動作を行うことを特徴とする請求項１に記載の
パケットスイッチングシステム。
【請求項３】前記第１段目の各単位スイッチにおいて、
パケット入力時にパケットにタイムスタンプ及び、シー
ケンス番号を付け、同第３段目単位スイッチにおいてパ
ケットの出力順序制御を行なう際に、前記タイムスタン
プ及び、シーケンス番号を用いることを特徴とする、請
求項１に記載のパケットスイッチングシステム。