JP2002094527A - 複数データ同時処理のメモリ書き込み判断回路及び該回路を備えたａｔｍスイッチ - Google Patents

Abstract

(57)【要約】 【課題】ＡＴＭスイッチのバッファ制御部の動作速度の
上昇を抑制し、特に書き込み判断部におけ動作速度の低
減を図る装置の提供。 【解決手段】所定のメモリ容量のメモリに書き込まれる
データに優先順位が設けられており、優先順位の低いデ
ータについては、しきい値を越えてメモリに書き込ま
ず、優先順位の高いデータについては、メモリ容量を越
えて前記メモリに書き込まないように、書き込み可否の
判断を行うメモリ書き込み制御回路において、入力デー
タが有効データであり、優先順位が低いデータである場
合には、しきい値と現在のキュー長を比較し、優先順位
が高いデータである場合には、前記メモリの最大容量と
現在のキュー長を比較し、前記データの前記メモリへの
書き込みの可否を判断する書きこみ判断回路が、シリア
ルに入力される複数の制御情報をパラレルデータに変換
し、パラレル化された複数の制御情報について、同時
に、前記メモリへの書き込みの可否を判断する構成とさ
れている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ（非同期転送
モード）スイッチに関し、特に、出力バッファ型スイッ
チのバッファ制御技術に関する。

【０００２】

【従来の技術】近年、インターネットの普及によるネッ
トワークトラフィックの増大や光ファイバー等によるＡ
ＴＭネットワークの高速化に伴い、ＡＴＭスイッチの高
速化、大規模化が図られている。

【０００３】従来より用いられている一般的なＡＴＭス
イッチのアーキテクチャとして、出力バッファ型、共有
バッファ型、入力バッファ型、およびクロスポイント型
等がある。例えば、出力バッファ型のスイッチは、高ス
ループットであり、制御が単純であるが、この方式で
は、入力したＡＴＭセルを多重化してバッファリングす
るため、この部分が、処理速度のネックとなり、入出力
リンク速度の高速化が難しい。

【０００４】

【発明が解決しようとする課題】高速化、大規模化が要
求されるＡＴＭスイッチにおいて、出力バッファ型スイ
ッチは、回線速度の高速化や回線数の増加に比例して、
バッファ制御部の動作速度が上昇するため、スイッチの
高速化や規模の拡大が難しい。

【０００５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＡＴＭスイッチ
のバッファ制御部の動作速度の上昇を抑制し、書き込み
判断部におけ動作速度の低減を図る装置を提供すること
にある。

【０００６】

【課題を解決するための手段】前記目的を達成する本発
明は、所定のメモリ容量のメモリに書き込まれるデータ
に優先順位が設けられており、優先順位の低いデータ
は、予め設定されたしきい値を越えて前記メモリに書き
込まず、優先順位の高いデータは、前記メモリ容量を越
えて前記メモリに書き込まないように、書き込み可否の
判断を行うメモリ書き込み制御回路において、前記書き
込み可否の判断を、複数データ分同時に行う手段を備え
る。

【０００７】

【発明の実施の形態】本発明の実施の形態について説明
する。メモリへのデータの書き込みの制御を行うメモリ
制御回路において、データの書き込みを制御する部分
に、データの取捨選択を、複数データ分、同時に処理す
る回路を備えたものである。

【０００８】より詳細には、本発明は、その好ましい一
実施の形態において、入力データに付加されている該デ
ータの有効又は無効を示す情報と、該データの廃棄に関
する優先度情報を制御情報として受け取り、ＦＩＦＯメ
モリの最大メモリ容量、低優先順位のデータを廃棄する
ためのしきい値情報と、現在のキュー長とから、前記入
力データの前記メモリへの書き込みの可否を判断し、該
判断結果に基づき、書き込み信号を作成してメモリへ送
信するとともに、外部から与えられるデータの受信を許
可する信号と前記キュー長とから前記メモリからのデー
タの読み出しを指示する読み出し信号を作成して前記メ
モリへ送信するメモリ管理部を備え、前記メモリは、入
力データと前記メモリ管理部からの書き込み信号に従っ
て前記データをメモリに格納するとともに、読み出し信
号に従って、前記メモリに格納されているデータを読み
出して出力するメモリ制御装置において、前記メモリ管
理部が、入力データが有効データであり、優先順位が低
いデータである場合には、しきい値と現在のキュー長を
比較し、優先順位が高いデータである場合には、メモリ
の最大容量とキュー長を比較し、前記データの前記メモ
リへの書き込みの可否を書き込み判断部で判断するにあ
たり、シリアルに入力される複数（Ｎ）の制御情報をシ
リアルパラレル変換回路（図３の３０１）でパラレルの
複数（Ｎ）の制御情報に変換し、書き込み判断部（図３
の３０２）は、パラレル化された複数の制御情報（図３
の３４１〜３４４）に対して、並列に（したがって同時
に）、前記メモリへの書き込みの可否を判断する構成と
されている。書き込み判断回路（図３の３０２）の書き
込み可否の判断は、パラレルシリアル変換回路（図３の
３０３）でシリアル信号に変換され、ＦＩＦＯメモリ
（図１の１７）に書き込み情報（図１の１５）として供
給される。

【０００９】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例をなす
メモリの制御回路の構成を示す図である。メモリ制御回
路は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕ
ｔ；先入れ先出し）動作を行う。

【００１０】入力１０から入力されるデータ（受信デー
タ）は、受信部１１において、メモリ制御回路内の処理
タイミングに合わせた後、ＦＩＦＯメモリ１７へ送出さ
れる。

【００１１】また受信部１１は、同時に、各データに付
加されている有効／無効を記した情報と、廃棄のための
優先順位を記した情報を抽出し、抽出した情報を制御情
報１２としてメモリ管理部１４に送出する。

【００１２】メモリ管理部１４は、受け取った制御情報
１２と、内部に保持しているメモリの最大容量、低優先
順位のデータを廃棄するためのしきい値情報、および、
現在のＦＩＦＯメモリ１７のデータ蓄積量（「キュー
長」という）とから、入力データのメモリへの書き込み
を指示する信号を作成し、書き込み情報１５として、Ｆ
ＩＦＯメモリ１７へ送信する。

【００１３】また、メモリ管理部１４は、下流装置（図
示せず）から入力される、データの受信の許可を示す信
号であるＲＮＲ（Ｒｅｃｅｉｖｅ Ｎｏｔ Ｒｅａｄ
ｙ）情報１３と、キュー長（現在のデータ蓄積量）とか
ら、メモリからの格納データの読み出しを指示する信号
である読み出し情報１６を作成してＦＩＦＯメモリ１７
へ送信する。なおＲＮＲ情報１３は、データ受信拒否を
知らせる信号であり、通常“０”がアクティブであり、
論理“０”で読み出し不可（下流装置受信拒否）、
“１”で読み出し可を表しており、この明細書では、Ｒ
ＮＲ情報１３が論理“１”で読み出し可とする論理を用
いている。

【００１４】ＦＩＦＯメモリ１７は、受信部１１で受信
したデータ１９と、メモリ管理部１４から受けとった書
き込み情報１５の位相を揃えた後、書き込み情報１５に
従って、データ１９を、内部のメモリに先入れ先出し方
式で格納する。

【００１５】またＦＩＦＯメモリ１７は、読み出し情報
１６に従って、メモリに格納されているデータを読み出
し、出力１８に送信する。

【００１６】図２は、図１に示したメモリ管理部１４の
構成の一例を示す図である。図２を参照すると、メモリ
管理部１４は、書き込み判断部２０１と、読み出し判断
部２０７と、キュー長カウンタ部２１０とを備えて構成
されている。

【００１７】書き込み判断部２０１は、受信部１１から
の制御情報２００（図１の１２に対応する）と、メモリ
の最大容量情報２０２と、しきい値情報２０３と、キュ
ー長情報２１１を入力とし、制御情報２００に基づき、
受信データが有効であるか無効であるかを判断し、デー
タが有効データであり、優先順位が低いデータである場
合には、しきい値２０３と現在のキュー長２情報（「Ｑ
長情報」ともいう）２１１を比較し、データが有効デー
タであり、優先順位が高いデータである場合には、メモ
リの最大容量２０２とキュー長情報２１１を比較する。
データが無効データの場合、廃棄される。

【００１８】書き込み判断部２０１において、書き込み
を許可する条件は、 （１）低優先データの場合、 しきい値≧キュー長＋１ （２）高優先データの場合、 最大容量≧キュー長＋１ である。

【００１９】書き込み判断部２０１は、この条件に合致
する場合に、ＦＩＦＯメモリ１７に対して、書き込み情
報２０４（図１の１５に対応）をアクティブ（論理”
１”）として送出する。また、この場合、キュー長カウ
ンタ部２１０に対して、キュー長を「＋１」（１インク
リメント）するように、カウンタのカウントアップ信号
２０５を送出する。

【００２０】読み出し判断部２０７は、ＲＮＲ情報２０
６（図１の１３に対応）と、キュー長情報２１１を入力
とし、ＲＮＲ情報２０６がノットアクティブであり読み
出し許可を示し（論理”１”）、かつ、キュー長が
「１」以上の場合に、メモリから格納データを読み出す
ため、ＦＩＦＯメモリ１７に対して読み出し情報２０８
をアクティブ（論理”１”）にして送信する。また、こ
の場合、キュー長カウンタ部２１０に対して、キュー長
を「−１」（１デクリメント）するように、カウンタの
カウントダウン信号２０９を送出する。

【００２１】キュー長カウンタ部２１０は、カウントア
ップ信号２０５とカウントダウン信号２０９によりそれ
ぞれ「＋１」または「−１」の動作をするカウンタであ
り、ＦＩＦＯメモリ１７に格納されているデータの個数
であるキュー長情報２１１を生成する。

【００２２】図３は、本発明の一実施例において、メモ
リ管理部１４の書き込み判断部において、４データ同時
処理可能とした構成を示す図である。

【００２３】図３を参照すると、本実施例においては、
書き込み判断部３０２において、制御情報の入力部に、
シリアル入力される制御情報をパラレルに変換する／パ
ラレル変換（Ｓ／Ｐ）回路３０１を備え、書き込み情報
の出力部には、パラレルの書き込み情報をシリアルに変
換するパラレル／シリアル変換（Ｐ／Ｓ）回路３０３を
備えている。

【００２４】シリアル／パラレル変換回路３０１は、書
き込み判断部３０２の動作速度の低減をはかるため、シ
リアルに入力される制御情報３００（図１の１２）を４
組のパラレルのデータに変換しており、データ速度を１
／４に速度変換するとともに、４データ分の制御情報３
４１〜３４４の位相を揃えて出力するタイミング調整機
能を具備する。

【００２５】パラレル／シリアル変換回路３０３は、書
き込み判断部３０２から出力される４データ分のパラレ
ルの信号３５１〜３５４を多重してシリアルデータの書
き込み情報３０４を出力する。

【００２６】また書き込み判断部３０２からキュー長カ
ウンタ部３１２に対して出力されるカウントアップ信号
３０７には、書き込み判断部３０２が４つの制御情報を
同時に処理するため、（１）メモリへの書き込みが無い
ことを示す「＋０」（インクリメントしない）、（２）
１個のデータの書き込みを示す「＋１」（１つカウント
アップ）、（３）２個のデータの書き込みを示す「＋
２」（２つカウントアップ）、（４）３個のデータの書
き込みを示す「＋３」（３つカウントアップ）、（５）
４個のデータの書き込みを示す「＋４」（４つカウント
アップ）という値がそれぞれ設定される。

【００２７】キュー長カウンタ部３１２は、書き込み判
断部３０２から入力するカウントアップ信号３０７によ
って、「＋１」、「＋２」、「＋３」、「＋４」のカウ
ントアップ動作を行い、読み出し判断部３０９から入力
されるカウントダウン信号３１１によって、「−１」の
カウントダウン動作を行うアップダウンカウンタよりな
る。

【００２８】図４は、図３に示した本発明の一実施例の
回路構成において、制御情報３００の受信から書き込み
情報３０４の出力までの動作のタイミングを示す図であ
る。図３及び図４を参照して、本発明の一実施例の動作
について説明する。

【００２９】図４において、制御情報４０（図３の制御
情報３００に対応する）の受信周期をＴとし、Ｎ番目の
周期にＡの制御情報を、Ｎ＋１番目の周期にＢの制御情
報を、Ｎ＋２番目の周期にＣの制御情報を、Ｎ＋３番目
の周期にＤの制御情報を、受信すると、シリアル／パラ
レル変換回路３０１は、Ａの制御情報を受信した４周期
後（Ｎ＋４周期）に、Ａ、Ｂ、Ｃ、およびＤの制御情報
を、１／４に速度変換し、位相を揃えて、書き込み判断
部３０２に対して並列に出力する（図４の４１〜４４、
図３の３４１〜３４４）。

【００３０】書き込み判断部３０２は、シリアル／パラ
レル変換回路３０１から周期Ｎ＋４のタイミングで並列
出力されたＡ、Ｂ、Ｃ、およびＤの制御情報３４１〜３
４４をもとに、４周期にわたって（周期Ｎ＋４〜Ｎ＋
７）、書き込み可否の判断を、Ａ、Ｂ、Ｃ、およびＤに
ついて同時に行い、その判断結果であるＡ、Ｂ、Ｃ、お
よびＤの書き込み情報３５１〜３５４（図３参照）を、
パラレル／シリアル変換回路３０３へ出力する。

【００３１】パラレル／シリアル変換回路３０３は、
Ａ、Ｂ、Ｃ、およびＤの書き込み情報３５１〜３５４
を、書き込み判断部３０２の演算終了後から（図４の周
期Ｎ＋８から）、多重し、シリアルデータの書き込み情
報３０４（図４の４５）として出力する。

【００３２】図５は、本発明の一実施例における４入力
同時処理による書き込み判断回路を示す図である。

【００３３】図５において、信号５００〜５０７は、図
３の書き込み判断回路が受信する制御情報を構成する信
号である。

【００３４】５００は、４データ中１データ目の有効／
無効を示す情報（信号ＢＭ０）であり、有効データの場
合、論理”１”となる。

【００３５】５０１は、４データ中１データ目の廃棄の
ための優先順位を示す情報（信号ＰＲ０）であり、廃棄
されにくい場合、論理”１”となる。

【００３６】５０２は、４データ中２データ目の有効／
無効を示す情報（信号ＢＭ１）であり、有効データの場
合、論理”１”となる。

【００３７】５０３は、４データ中２データ目の廃棄の
ための優先順位を示す情報（信号ＰＲ１）であり、廃棄
されにくい場合、論理”１”となる。

【００３８】５０４は、４データ中３データ目の有効／
無効を示す情報（信号ＢＭ２）であり、有効データの場
合、論理”１”となる。

【００３９】５０５は、４データ中３データ目の廃棄の
ための優先順位を示す情報（信号ＰＲ２）であり、廃棄
されにくい場合、論理”１”となる。

【００４０】５０６は、４データ中４データ目の有効／
無効を示す情報（信号ＢＭ３）であり、有効データの場
合、論理”１”となる。

【００４１】５０７は、４データ中４データ目の廃棄の
ための優先順位を示す情報（信号ＰＲ３）であり、廃棄
されにくい場合、論理”１”となる。

【００４２】５０８は、キュー長（信号Ｑ）（図３のキ
ュー長情報３１３）を示し、加算部５０９で、キュー長
に「１」を加算した値（信号Ｑ＋１）、「２」を加算し
た値（信号Ｑ＋２）、「３」を加算した値（信号Ｑ＋
３）、および「４」を加算した値（信号Ｑ＋４）を作成
する。

【００４３】５１０は、メモリの最大容量（信号ｍ）
（図３の３０５）を表している。

【００４４】フル（ＦＵＬＬ）判断部５１１は、最大容
量ｍ（５１０）と、キュー長Ｑ（５０６）と、キュー長
Ｑに「１」を加算した値（Ｑ＋１）と、キュー長Ｑに
「２」を加算した値（Ｑ＋２）と、キュー長Ｑに３を加
算した値（Ｑ＋３）とを入力し、最大容量ｍとＱ、ｍと
Ｑ＋１、ｍとＱ＋２、ｍとＱ＋３を比較して、それぞ
れ、 ｍ＞Ｑ、 ｍ＞Ｑ＋１、 ｍ＞Ｑ＋２、 ｍ＞Ｑ＋３ であるときに、論理”１”となる信号を作成する（図５
のフル判断部５１１から出力される信号ｍ＞Ｑ、ｍ＞Ｑ
＋１、ｍ＞Ｑ＋２、ｍ＞Ｑ＋３）。

【００４５】５１２は、低優先データの廃棄のためのし
きい値（信号Ｔｈ）（図３の３０６）である。しきい値
比較部５１３は、しきい値（Ｔｈ）と、キュー長に１を
加算した値（Ｑ＋１）、しきい値とキュー長に２を加算
した値（Ｑ＋２）、しきい値とキュー長に３を加算した
値（Ｑ＋３）、およびしきい値とキュー長に４を加算し
た値（Ｑ＋４）を入力し、これらを比較して、それぞれ Ｔｈ≧Ｑ＋１、 Ｔｈ≧Ｑ＋２、 Ｔｈ≧Ｑ＋３、 Ｔｈ≧Ｑ＋４ のときに、論理”１”となる信号を作成する（図５のし
きい値比較部５１３から出力される信号Ｔｈ≧Ｑ＋１、
Ｔｈ≧Ｑ＋２、Ｔｈ≧Ｑ＋３、Ｔｈ≧Ｑ＋４）。

【００４６】５１４は、４データ中１データ目の書き込
み判断部であり、ＢＭ０、ＰＲ０、ｍ＞ＱおよびＴｈ≧
Ｑ＋１を入力し、４データ中１データ目の書き込み情報
（信号ＷＥ０）５１５を作成する。

【００４７】５１６は、４データ中２データ目の書き込
み判断部であり、ＢＭ０、ＢＭ１、ＰＲ０、ＰＲ１、ｍ
＞Ｑ、ｍ＞Ｑ＋１、Ｔｈ≧Ｑ＋１およびＴｈ≧Ｑ＋２を
入力し、４データ中２データ目の書き込み情報（信号Ｗ
Ｅ１）５１７を作成する。

【００４８】５１８は、４データ中３データ目の書き込
み判断部であり、ＢＭ０、ＢＭ１、ＢＭ２、ＰＲ０、Ｐ
Ｒ１、ＰＲ２、ｍ＞Ｑ、ｍ＞Ｑ＋１、ｍ＞Ｑ＋２、Ｔｈ
≧Ｑ＋１、Ｔｈ≧Ｑ＋２、およびＴｈ≧Ｑ＋３を受信
し、４データ中３データ目の書き込み情報（信号ＷＥ
２）５１９を作成する。

【００４９】５２０は、４データ中４データ目の書き込
み判断部であり、ＢＭ０、ＢＭ１、ＢＭ２、ＢＭ３、Ｐ
Ｒ０、ＰＲ１、ＰＲ２、ＰＲ３、ｍ＞Ｑ、ｍ＞Ｑ＋１、
ｍ＞Ｑ＋２、ｍ＞Ｑ＋３、Ｔｈ≧Ｑ＋１、Ｔｈ≧Ｑ＋
２、Ｔｈ≧Ｑ＋３、およびＴｈ≧Ｑ＋４を入力し、４デ
ータ中４データ目の書き込み情報（信号ＷＥ３）５２１
を作成する。

【００５０】書き込み情報５１５、５１７、５１９、５
２１（ＷＥ０〜ＷＥ３）（図３の３５１〜３５４に対
応）は、メモリ１７へ書き込みを行なう場合、論理”
１”となる信号である。

【００５１】またキュー長カウンタ部へのカウントアッ
プ信号は、この書き込み情報５１５、５１７、５１９お
よび５２１（ＷＥ０〜ＷＥ３）を併用する。すなわち、
書き込み情報ＷＥ０〜ＷＥ３中、いずれか１ビットの
み、論理”１”となる場合、キュー長カウンタ部３１２
（図３参照）に対して、「＋１」を指示する。

【００５２】また、書き込み情報ＷＥ０〜ＷＥ３中、い
ずれか２ビットが論理”１”となる場合に、キュー長カ
ウンタ部３１２（図３参照）に対して、「＋２」を指示
する。

【００５３】また、書き込み情報ＷＥ０〜ＷＥ３中、い
ずれか３ビットが論理”１”となる場合に、キュー長カ
ウンタ部３１２（図３参照）に対して、「＋３」を指示
する。

【００５４】また、書き込み情報ＷＥ０〜ＷＥ３の４ビ
ット全てが論理”１”の場合、キュー長カウンタ部３１
２（図３参照）に対して、「＋４」を指示する。

【００５５】次式１に、図５に示した書き込み判断部５
１４、書き込み判断部５１６、書き込み判断部５１８、
書き込み判断部５２０の回路構成を実現する論理式の一
例を示す。なお、次式１において、イネーブル信号ＥＮ
０〜ＥＮ３は、図５の書き込み情報ＷＥ０〜ＷＥ３に対
応しており、ＢＭ０〜ＢＭ３、ＰＲ０〜ＰＲ３、ｍ、Ｔ
ｈ、Ｑ、Ｑ＋１、Ｑ＋２、Ｑ＋３は図５の各信号に対応
している。

【００５６】次式１中、「・」は論理積、「＋」は論理
和、また文字列の上線「￣」は否定（反転）を表す。

【００５７】 …（式１）

【００５８】従来の方法による、書き込み判断は、１デ
ータづつ１周期毎に処理を行っているが、本発明の一実
施例においては、従来の４倍の時間で（４倍の長さ
で）、書き込み判断の処理を行なうことが可能となり、
書き込み判断部における、動作速度の低減という効果が
得られる。すなわち、書き込み判断部の動作周波数を低
く設定しても、書き込み判断が可能となる。

【００５９】前述したように、近年、インターネットに
よる爆発的なトラフィックの増加や光ファイバー等によ
るＡＴＭネットワークの高速化に伴い、スイッチの高速
化、大規模化が図られている。一般的なＡＴＭスイッチ
のアーキテクチャには、出力バッファ型、共有バッファ
型、入力バッファ型およびクロスポイント型などがあ
る。例えば、出力バッファ型のスイッチは高スループッ
トで制御が単純であるが、この方式では、入力したＡＴ
Ｍセルを多重化してバッファリングするため、この部分
で処理速度ネックとなり、入出力リンク速度の高速化が
難しい。本発明は、このＡＴＭセルのバッファリングの
際の、メモリへの書き込み判断処理に適用される。

【００６０】次に、本発明に係る、複数データ同時書き
込み可否判断を行うメモリ管理部をＡＴＭスイッチに適
用した実施例について説明する。図６は、本発明の一実
施例として、入出力回線数８の出力バッファ型ＡＴＭス
イッチの構成を示す図である。出力バッファ（図１を参
照して説明したＦＩＦＯメモリに対応する）の数は、回
線数と等しく８個であることから、個々の出力バッファ
を管理及び制御するための８個のバッファ管理部６５０
〜６５７が設けられている。セル廃棄判断回路（不図
示）は、バッファ管理部６５０〜６５７に含まれる。

【００６１】まず、入力回線６００〜６０７から入力さ
れるセルは、多重部６１において回線順に時分割多重さ
れ、バス６２へ出力される。

【００６２】また、セルの中には、そのセルの有効／無
効を示す情報と、セル廃棄のための優先順位を示す情
報、およびどの出力回線へ出力すべきセルであるかを示
した情報（「ＰＡ情報」という）等が格納されており、
これらの情報によって、多重部６１は、バッファ管理部
６５０〜６５７へ渡すルーティング情報６３０〜６３７
を作成する。

【００６３】このルーティング情報６３０〜６３７は、
セルの有効／無効を示す情報が有効表示であり、かつ、
ＰＡ情報が、バッファ管理部６５０〜６５７のそれぞれ
の分担する出力回線に一致する場合に、アクティブ（論
理”１”）となるビットマップ情報と、先のセル廃棄の
ための優先順位を示す情報からなる。

【００６４】出力回線６８０〜６８７別に設けられたバ
ッファ管理部６５０〜６５７では、それぞれ受信したル
ーティング情報と、内部に保持している出力バッファの
最大容量、低優先順位のセルを廃棄するためのしきい値
情報、および、出力バッファの現在のセル蓄積量（前出
のキュー長）とから、入力セルの出力バッファへの書き
込みを指示する信号である書き込み情報を作成する。

【００６５】また、バッファ管理部６５０〜６５７は、
下流装置（図示せず）から入力される出力回線別のＲＮ
Ｒ情報６４０〜６４７とキュー長情報とから、出力バッ
ファ６７０〜６７７からのセルの読み出しを指示する信
号である読み出し情報を作成する。

【００６６】バッファ管理部６５０〜６５７は、書き込
み情報と読み出し情報を多重し、リード／ライト（Ｒ／
Ｗ）イネーブル情報６６０〜６６７として、各出力バッ
ファ６７０〜６７７へそれぞれ送信する。

【００６７】出力バッファ６７０〜６７７は、多重部６
１から受け取った多重セルと、バッファ管理部６５０〜
６５７から受信したＲ／Ｗイネーブル情報の位相を揃え
た後、Ｒ／Ｗイネーブル情報の中の書き込み情報に従っ
て、セルを出力バッファに書き込み、Ｒ／Ｗイネーブル
情報の中の読み出し情報に従って、出力バッファに格納
されたセルを読み出す。

【００６８】出力バッファ６７０〜６７７からそれぞれ
読み出されたセルは、出力回線６８０〜６８７を経て、
不図示の下流装置に渡される。

【００６９】図７は、本発明の一実施例のメモリ書き込
み判断回路を組み込んだバッファ管理部（図６参照）の
構成を示す図を示す。

【００７０】図７を参照すると、このバッファ管理部
は、図３に示した構成と比較して、書き込み情報７０４
と読み出し情報７１０を多重してＲ／Ｗイネーブル信号
７１５を出力するパラレル／シリアル変換回路７１４が
追加されている。

【００７１】このパラレル／シリアル変換回路７１４か
ら出力されるＲ／Ｗイネーブル情報７１５は、出力回線
毎に配設される出力バッファ６７０〜６７７（図６参
照）へ送信される。

【００７２】図７に示したバッファ管理部において、ル
ーティング情報７００の受信から、Ｒ／Ｗイネーブル情
報７１５の出力までの動作タイミングは、図８に示すよ
うになる。ここで、スイッチの入出力回線における１セ
ルの転送に要する単位時間を「セル周期」と呼ぶ。

【００７３】このスイッチのセル交換処理は、セル周期
毎に、パイプライン処理が行われる。なお、８×８の出
力バッファ型スイッチの場合、内部の多重バス（図６の
６２）上のセルデータの速度は、入出力回線の回線速度
をＶとすると、（８＋１）Ｖとなる。

【００７４】これは、１セル周期を９個のタイムスロッ
ト（「ＴＳ」という）に分け、最初の８スロットに、メ
モリに書き込むべき入力セルを回線毎に多重する。すな
わち、多重バス上のセルデータはＴＳ１〜ＴＳ８に入力
回線６００〜６０７のデータが多重される。ＴＳ９は空
である。多重バスの速度は入力回線の速度をＶとする
と、スイッチ内部の速度は、（Ｎ＋１）×Ｖで与えられ
（Ｎは入力回線の回線数）、出力バッファ部では、ルー
ティング情報のＴＳ１〜ＴＳ８に格納されているライト
情報にしたがって、多重されたセルデータ（多重バス上
のＴＳ１〜ＴＳ８に格納されている）を順次出力バッフ
ァへ書き込む。また出力バッファの読み出し側では、ル
ーティング情報のＴＳ９にある読み出し情報にしたがっ
て１セル読み出し、その後、出力回線速度に合わせるた
め、速度変換（ＤＥＭＵＸ）する。

【００７５】図６乃び図８を参照して、まず、８×８の
出力バッファ型スイッチにおける基本的なセルバイセル
（ｃｅｌｌ ｂｙ ｃｅｌｌ）処理時の動作について説
明する。

【００７６】Ｎ番目のセル周期に、入力回線６００（図
６参照）から入力されたセル８００は、Ｎ＋１番目のセ
ル周期に、多重バス６２上の多重セルデータ８１のＴＳ
１の位置に多重される。

【００７７】同様に、Ｎ番目のセル周期に入力回線６０
７（図６参照）から入力されたセル８０７は、Ｎ＋１番
目のセル周期に多重バス６２上の多重セルデータ８１の
ＴＳ８の位置に多重される。

【００７８】また、セル８００から抽出して作成された
ルーティング情報は、多重ルーティング情報８２のＴＳ
１の位置に多重される。

【００７９】同様にセル８０７から抽出して作成された
ルーティング情報は、多重ルーティング情報８２のＴＳ
８の位置に多重される。

【００８０】このようにして、入力回線８回線分のセル
８００〜８０７（図８では８０１〜８０６は図示されな
い）が多重バス６２（図６参照）上の多重セルデータ８
１のＴＳ１〜ＴＳ８の位置に順次多重され、また、これ
らの入力セルから抽出して作成されたルーティング情報
は、多重ルーティング情報８２のＴＳ１〜ＴＳ８の位置
に順次多重される。

【００８１】バッファ管理部の動作を個別にみると、出
力バッファ６７０に対応するバッファ管理部６５０は、
まず、出力バッファへのセルの書き込み処理として、こ
の多重ルーティング情報８２（図８参照）の先頭のＴＳ
１に多重されているセル８００のルーティング情報等を
参照して、書き込み情報を作成し、Ｒ／Ｗイネーブル情
報８５のＴＳ１に多重する。

【００８２】以下、順次、セルバイセル（セル単位）に
処理を行い、最後に、多重ルーティング情報８２のＴＳ
８に多重されているセル８０７のルーティング情報等を
参照して、書き込み情報を作成し、Ｒ／Ｗイネーブル情
報８５のＴＳ８に多重する。

【００８３】次に、出力バッファからのセルの読み出し
処理として、出力回線別のＲＮＲ情報６４０（〜６４
７）により、出力バッファ６７０（〜６７７）からの読
み出し情報を作成し、Ｒ／Ｗイネーブル情報８５のＴＳ
９に多重する。

【００８４】バッファ管理部６５０〜６５７は、出力バ
ッファ６７０〜６７７別に、計８個あり、各々独立して
動作する。出力バッファ６７０〜６７７は、多重バス６
２上のセルデータと、個別にバッファ管理部６５０〜６
５７から受信するＲ／Ｗイネーブル情報６６０〜６６７
の位相を合わせた後（図８の８５と８６の位相関係参
照）、Ｒ／Ｗイネーブル情報にしたがって、多重セルデ
ータ８１のＴＳ１に多重された先頭セルから、出力バッ
ファへの書き込みを行う。また出力バッファの読み出し
側では、ルーティング情報のＴＳ９にある読み出し情報
にしたがって１セル読み出し、その後、出力回線速度に
合わせるため、速度変換（ＤＥＭＵＸ）する。

【００８５】メモリから読み出されたセルは、速度変換
の後、出力回線６８０〜６８７から下流装置（図示せ
ず）へ送出される。

【００８６】次に、図６に示した本発明の一実施例の４
データ同時処理の書き込み判断回路を用いた場合の出力
バッファ型スイッチの動作について図７及び図８を参照
して詳細に説明する。

【００８７】図６を参照すると、多重部６１でのセルデ
ータの多重出力およびルーティング情報の多重出力に関
しては、前述したセルバイセル処理のスイッチと同様で
ある。

【００８８】バッファ管理部６５０〜６５７では、図７
を参照すると、シリアル／パラレル変換回路７０１によ
り、受信したルーティング情報７００が１／４に速度変
換され、入力４回線分の情報にパラレル化される。即
ち、図８のセル８００〜８０３のルーティング情報は、
多重ルーティング情報８４のＴＳ１の位置に多重され、
同様に、セル８０４〜８０７のルーティング情報は、多
重ルーティング情報８４のＴＳ２の位置に多重される。

【００８９】低速化した多重ルーティング情報８４を基
に、書き込み判断部７０２において、出力バッファへの
書き込み判断が行われる。

【００９０】出力回線６８０に対応するバッファ管理部
６５０に着目すると、まず、出力バッファ６７０へのセ
ルの書き込み処理として、この多重ルーティング情報８
４の先頭のＴＳ１に多重されているセル８００〜８０３
のルーティング情報等を参照して、４タイムスロットの
期間で先の４セル分の出力バッファへの書き込み情報を
作成し、出力バッファ宛てに送信するＲ／Ｗイネーブル
情報８５のＴＳ１〜ＴＳ４の位置に多重する。

【００９１】次に、低速化した多重ルーティング情報８
４のＴＳ２に多重されているセル８０４〜セル８０７の
ルーティング情報等を参照して、４タイムスロットの期
間で出力バッファ６７０への書き込み情報を作成し、Ｒ
／Ｗイネーブル情報８５のＴＳ４〜ＴＳ８の位置に多重
する。

【００９２】次に、出力バッファ６７０からのセルの読
み出し処理として、出力回線６８０のＲＮＲ情報等に基
づき、出力バッファからの読み出し情報を作成し、Ｒ／
Ｗイネーブル情報８５のＴＳ９に多重する。

【００９３】以下、バッファ管理部６５１（図示せず）
〜６５７の動作も同様であり、各々独立して動作する。

【００９４】出力バッファ６７０〜６７７は、多重バス
上のセルデータと、個別にバッファ管理部から受信する
Ｒ／Ｗイネーブル情報６６０〜６６７の位相を合わせ
（図８の８５と８６参照）、Ｒ／Ｗイネーブル情報にし
たがって、多重セルデータ８１のＴＳ１に多重された先
頭セルから、出力バッファへの書き込みを行う。また出
力バッファの読み出し側では、ルーティング情報のＴＳ
９にある読み出し情報にしたがって１セル読み出し、そ
の後、出力回線速度に合わせるため、速度変換（ＤＥＭ
ＵＸ）する。

【００９５】出力バッファから読み出されたセルは、速
度変換の後、出力回線６８０〜６８７から、下流装置
（図示せず）へ送出される。

【００９６】なお、図７に示した速度変換のためのシリ
アル／パラレル変換回路７０１を多重部６１に内蔵する
方法もあり、この場合、バッファ管理部６５０〜６５７
が受信するルーティング情報６３０〜６３７の送信フォ
ーマットは、より低速なフォーマット８４となる。

【００９７】また、本発明において、書き込み判断回路
は、４データの同時処理以外に、２データおよび３デー
タの同時処理にも対応している。

【００９８】すなわち、２データの同時処理の場合、シ
リアル／パラレル変換回路７０１、パラレル／シリアル
変換回路７０３のデータ展開（多重数）を２データ分と
し、書き込み判断部７０２は４データ中ＬＳＢ（最下位
ビット）側の２データ分のみ使用する。

【００９９】この場合の書き込み判断部７０２が入力す
るルーティング情報は、図８におけるフォーマット８３
となる。

【０１００】３データの同時処理の場合、シリ／パラ回
路７０１、パラ／シリ回路７０３のデータ展開を３デー
タ分とし、書き込み判断部７０２は、４データ中ＬＳＢ
側の３データ分のみ使用する。

【０１０１】

【発明の効果】以上説明したように本発明によれば、高
速化が要求されるメモリ制御における書き込み判断部の
動作速度を低減することができる、という効果を奏する
ものであり、出力バッファ型ＡＴＭスイッチのバッファ
管理部に適用して好適とされる。

【図面の簡単な説明】

【図１】本発明に係るメモリ制御装置の構成を説明する
ための図である。

【図２】図１に示したメモリ制御装置のメモリ管理部の
構成を説明するための図である。

【図３】本発明の一実施例におけるメモリ管理部の構成
を示す図である。

【図４】本発明の一実施例におけるメモリ管理部のタイ
ミング動作を説明するための図である。

【図５】本発明の一実施例における書き込み判断部の構
成を示す図である。

【図６】本発明が適用される出力バッファ型ＡＴＭスイ
ッチの構成を示す図である。

【図７】本発明の出力バッファ型ＡＴＭスイッチの一実
施例をなすバッファ管理部の構成を示す図である。

【図８】本発明の出力バッファ型ＡＴＭスイッチの一実
施例をなすバッファ管理部の動作を説明するためのタイ
ミング図である。

【符号の説明】

１０ 入力 １１ 受信部 １２ 制御情報 １３ ＲＮＲ情報 １４ メモリ管理部 １５ 書き込み情報 １６ 読み出し情報 １７ ＦＩＦＯメモリ １８ 出力 ４０ 制御情報 ４１から４４ シリアル／パラレル回路出力 ４５ パラレル／シリアル回路出力 ２００ 制御情報 ２０１ 書き込み判断部 ２０２ 最大容量 ２０３ しきい値 ２０４ 書き込み情報 ２０５ カウントアップ信号 ２０６ ＲＮＲ情報 ２０７ 読み出し判断部 ２０８ 読み出し情報 ２０９ カウントダウン信号 ２１０ キュー長カウンタ ２１１ キュー長情報 ３００ 制御情報 ３０１ シリアル／パラレル回路 ３０２ 書き込み判断部 ３０３ パラレル／シリアル回路 ３０４ 書き込み情報 ３０５ 最大容量 ３０６ しきい値 ３０７ カウントアップ信号 ３０８ ＲＮＲ情報 ３０９ 読み出し判断部 ３１０ 読み出し情報 ３１１ カウントダウン信号 ３１２ キュー長カウンタ ３１３ キュー長情報 ３４１〜３４４ シリアル／パラレル回路出力 ３５１〜３５４ 書き込み情報 ５００、５０２、５０４、５０６ データ有効／無効情
報 ５０１、５０３、５０５、５０７ 優先度情報 ５０８ キュー長情報 ５０９ 加算部 ５１０ 最大容量 ５１１ フル判断部 ５１２ しきい値 ５１３ しきい値比較部 ５１４、５１６、５１８、５２０ 書き込み判断部 ５１５、５１７、５１９、５２１ 書き込み情報 ６００〜６０７ 入力回線 ６１ 多重部 ６２ 多重バス ６３０〜６３７ ルーティング情報 ６４０〜６４７ ＲＮＲ情報 ６５０〜６５７ バッファ管理部 ６６０〜６６７ Ｒ/Ｗイネーブル情報 ６７０〜６７７ 出力バッファ部 ６８０〜６８７ 出力回線 ７００ ルーティング情報 ７０１ シリアル／パラレル回路 ７０２ 書き込み判断部 ７０３ パラレル／シリアル回路 ７０４ 書き込み情報 ７０５ 最大容量 ７０６ しきい値 ７０７ カウントアップ信号 ７０８ ＲＮＲ情報 ７０９ 読み出し判断部 ７１０ 読み出し情報 ７１１ カウントダウン信号 ７１２ キュー長カウンタ ７１３ キュー長情報 ７１４ Ｒ/Ｗイネーブル情報

Claims (8)

【特許請求の範囲】
1. 【請求項１】所定のメモリ容量のメモリに書き込まれる
   データに優先順位が設けられており、優先順位の低いデ
   ータについては、前記メモリの現在のデータ蓄積量と予
   め設定されたしきい値とを比較する手段での比較結果に
   基づき、前記しきい値を越えて前記メモリに書き込ま
   ず、優先順位の高いデータについては、前記メモリの現
   在のデータ蓄積量と前記メモリ容量とを比較する手段で
   の比較結果に基づき、前記メモリ容量を越えて前記メモ
   リに書き込まないように、書き込み可否の判断を行う手
   段を備えたメモリ制御回路において、 前記書き込み可否の判断を複数データ分同時に行う手段
   を備えたことを特徴とするメモリ制御回路。
2. 【請求項２】入力データに付加されている該データの有
   効又は無効を示す情報と、該データの廃棄に関する優先
   度情報を制御情報として受け取り、データを蓄積するＦ
   ＩＦＯ（先入れ先出し）型のメモリの最大容量と、低優
   先順位のデータを廃棄するために予め定められているし
   きい値情報と、前記メモリにおける現在のデータ蓄積量
   であるキュー長とに基づき、前記入力データの前記メモ
   リへの書き込みの可否を判断し、前記判断結果に基づ
   き、書き込み信号を生成して前記メモリへ送信するメモ
   リ管理部を備え、 前記メモリは、前記メモリ管理部からの書き込み信号を
   受け取り、書き込み可の場合には、前記入力データを前
   記メモリに格納し、前記メモリ管理部から出力される読
   み出し信号に基づき前記メモリに格納されているデータ
   を読み出して出力するメモリ制御装置において、 前記メモリ管理部が、シリアルに入力される複数の前記
   制御情報をパラレルの制御情報に変換する手段を備え、 前記制御情報から、入力データが有効データであり、優
   先順位が低いデータである場合には、前記しきい値とキ
   ュー長とを比較し、優先順位が高いデータである場合に
   は、前記メモリの最大容量と前記キュー長とを比較し
   て、前記入力データの前記メモリへの書き込みの可否の
   判断を行うにあたり、前記変換手段によってパラレル化
   された複数の前記制御情報に対して、並列に、前記書き
   込みの可否の判断を行う書き込み判断部を備えている、
   ことを特徴とするメモリ制御回路。
3. 【請求項３】入力データに付加されている該データの有
   効又は無効を示す情報と、該データの廃棄に関する優先
   度情報を制御情報として受け取り、データを蓄積するＦ
   ＩＦＯ（先入れ先出し）型のメモリの最大容量と、低優
   先順位のデータを廃棄するために予め定められているし
   きい値情報と、前記メモリにおける現在のデータ蓄積量
   であるキュー長とに基づき、前記入力データの前記メモ
   リへの書き込みの可否を判断し、前記判断結果に基づ
   き、書き込み信号を生成して前記メモリへ送信するメモ
   リ管理部を備え、 前記メモリは、前記メモリ管理部からの書き込み信号を
   受け取り、書き込み可の場合には、前記入力データを前
   記メモリに格納し、前記メモリ管理部から出力される読
   み出し信号に基づき前記メモリに格納されているデータ
   を読み出して出力するメモリ制御装置において、 前記メモリ管理部が、前記メモリへ書き込むデータの個
   数に応じてカウントアップするとともに、前記メモリか
   らのデータ読み出し時にカウントダウンし、前記メモリ
   に蓄積されているデータ蓄積量であるキュー長を管理す
   るキュー長カウンタと、 シリアルに入力される複数（Ｎ個）の前記制御情報を、
   Ｎ個のパラレルの制御情報に変換するシリアルパラレル
   変換部と、 前記シリアルパラレル変換部から出力される前記Ｎ個の
   パラレルの制御情報を入力し、それぞれの制御情報か
   ら、該制御情報に対応する入力データが有効データであ
   り、優先順位が低いデータである場合には、しきい値と
   前記キュー長とを比較し、優先順位が高いデータである
   場合には、前記メモリの最大容量と前記キュー長とを比
   較して、Ｎ個のデータの前記メモリへの書き込みの可否
   を並列に判断し、Ｎ個のパラレルの書き込み信号を生成
   して並列出力するとともに、Ｎ個のデータのうち書き込
   みを許可するデータの個数にあわせて、キュー長をカウ
   ントアップするように、前記キュー長カウンタに対し
   て、カウントアップ信号を出力する手段を備えた書き込
   み判断部と、 前記書き込み判断部からパラレルに出力されるＮ個の書
   き込み信号をシリアル信号に変換するパラレルシリアル
   変換部と、 を備えた、ことを特徴とするメモリ制御回路。
4. 【請求項４】前記メモリ管理部が、外部より入力される
   読み出し許可を示す信号と、前記キュー長カウンタのキ
   ュー長から前記メモリに対する読み出し信号を生成し、
   前記メモリからデータの読み出し時にカウントダウンす
   るように、前記キュー長カウンタに対して、カウントダ
   ウン信号を出力する手段を備えた読み出し判断部を備え
   た、ことを特徴とする請求項２又は３記載のメモリ制御
   回路。
5. 【請求項５】前記入力データの一データ周期をＴとし
   て、前記書き込み判断部は、前記シリアルパラレル変換
   部から出力されるＮ個のパラレルの制御情報が出力され
   た時点で、Ｎ個のデータの前記メモリへの書き込みの可
   否を並列に判断し、一つのデータについて、前記メモリ
   への書き込みの可否の判断を、一データ周期Ｔの前記Ｎ
   個倍の期間をかけて処理可能とした、ことを特徴とする
   請求項２又は３記載のメモリ制御回路。
6. 【請求項６】前記書き込み判断部が、前記キュー長カウ
   ンタのキュー長Ｑに対して、Ｑ＋１からＱ＋Ｎ−１の値
   をそれぞれ生成する加算部と、 前記キュー長Ｑと、前記加算部から出力されるＱ＋１か
   らＱ＋Ｎ−１の値と前記メモリの最大容量との大小を比
   較判定し、前記メモリがフル状態であるか否かを判定す
   るフル判断部と、 前記キュー長Ｑと前記加算部から出力されるＱ＋１から
   Ｑ＋Ｎ−１の値と前記しきい値との大小を比較判定する
   しきい値比較部と、 Ｎ個パラレルに入力される第１乃至第Ｎの前記制御情報
   のそれぞれに対応して設けられるＮ個の書き込み判断回
   路を備え、ｉ番目（ただし、ｉは１乃至Ｎ）の書き込み
   判断回路は、ｉ番目の前記制御情報を入力し、ｉが２乃
   至Ｎのいずれかの場合には、さらに、１乃至ｉ−１番目
   までの制御情報を入力し、さらに、前記フル判断部、及
   び、前記しきい値比較部の出力に基づき、ｉ番目のデー
   タの書き込み可否の判断を判断する論理回路から構成と
   されている、ことを特徴とする請求項３記載のメモリ制
   御回路。
7. 【請求項７】複数の入力回線からのセルを多重化する多
   重部と、 出力回線に対応して設けられる複数の出力バッファと、 前記複数の出力バッファのそれぞれに対応して設けら
   れ、前記多重部で抽出され、セルの有効／無効を示す情
   報と、セル廃棄のための優先順位を示す情報とを含む制
   御情報を入力し、さらに外部より入力される前記出力バ
   ッファの読み出し許可信号を入力し、前記出力バッファ
   への書き込み読み出しイネーブル信号を生成する複数の
   バッファ管理部と、 を備えた出力バッファ型ＡＴＭスイッチにおいて、 前記各バッファ管理部が、 前記出力バッファへ書き込むセルの個数に応じてカウン
   トアップするとともに、前記出力バッファから１つのセ
   ル読み出し時に１つカウントダウンし、前記出力バッフ
   ァのキュー長を管理するキュー長カウンタと、 シリアルに入力される複数（Ｎ個）の前記制御情報を、
   Ｎ個のパラレルの制御情報に変換するシリアルパラレル
   変換部と、 前記Ｎ個のパラレルの制御情報を入力し、それぞれの制
   御情報から、入力セルが有効データであり、優先順位が
   低いデータである場合には、しきい値と現在のキュー長
   を比較し、優先順位が高いデータである場合には、前記
   出力バッファの最大容量とキュー長を比較して、Ｎ個の
   セルデータの前記出力バッファへの書き込みの可否を並
   列に判断し、Ｎ個のパラレルの書き込み信号を生成して
   並列出力するとともに、Ｎ個のセルのうち書き込みを許
   可するセルの個数にあわせてキュー長をカウントアップ
   するように前記キュー長カウンタにカウントアップ信号
   を出力する手段を備えた書き込み判断部と、 前記書き込み判断部からパラレルに出力されるＮ個の書
   き込み信号をシリアル信号に変換する第１のパラレルシ
   リアル変換部と、 を備えた、ことを特徴とするＡＴＭスイッチ。
8. 【請求項８】前記各バッファ管理部が、さらに、前記読
   み出し許可信号と、前記キュー長カウンタのキュー長と
   から前記出力バッファに対する読み出し信号を生成し、
   前記出力バッファから１つセルデータ読み出し時に１つ
   カウントダウンするように前記キュー長カウンタにカウ
   ントダウン信号を出力する手段を備えた読み出し判断部
   と、 前記第１のパラレルシリアル変換部から出力される書き
   込み信号と前記読み出し判断部から出力される読み出し
   信号とを多重した信号をシリアルな書き込み読み出し信
   号として対応する前記出力バッファに出力する第２のパ
   ラレルシリアル変換部と、 を備えた、ことを特徴とする請求項７記載のＡＴＭスイ
   ッチ。