JPH0298831A - 情報再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光ディスク等の情報記憶媒体から情報の再生
を行なう情報再生装置に関し、特に、反射率、変調度等
の光学的特性の異なる情報記憶媒体から情報を再生する
のに好適な情報記憶装置に関する。

［従来の技術］ 情報記憶担体に書き込まれている情報を光学的に読み出
し、情報を再生する情報再生装置において、光ヘッドで
検出した再生信号は、アナログ処理回路により増幅、イ
コライズ等の処理を行なった後、データスライサ、アナ
ログディジタルコンバータ等のディジタル化回路により
ディジタル信号に変換される。これらアナログ処理回路
、ディジタル化回路においては、情報を安定に再生する
ため、光学系の部品の経時変化や、記録膜の反射率、変
調度等の変化に対応した発光部の光量の制御を行なって
いる。

たとえば、特開昭６２−２１７４３３号公報に述べられ
ている技術は、記録担体の変調度が変化した場合でも、
ＲＦ倍信号の振幅の変化が変調度の変化よりも大きくな
ることがないよう、また、光学系の変化により、検出器
の受光光量が変化した場合でも、トラッキングエラー信
号、フォーカスエラー信号、ＲＦ倍信号が一定に保てる
よう、ミラー面での検出器の受光光量が一定になるよう
に、レーザーダイオードの発光光量の制御を行なうもの
である。

［発明が解決しようとする課題］ 上記従来の技術は、相転移膜や垂直磁化膜等の、使用者
において情報の書き込みが可能な記録膜を用いた情報記
憶担体から、情報を再生する場合の配慮がされていない
。

すなわち、従来の技術においては、変調度等の変動に対
処するため、発光光量の制御を行なう。

この場合１発光光量が増加すると、記録膜において吸収
されるエネルギーが増加するため、記録膜の温度が上昇
する。一方、記録膜として上述の相転移膜や垂直磁化膜
を持つ記録可能情報記憶担体に信号を記憶するときにも
、沓き込む信号に応じて発光光量を変化させ、記＠ｌ摸
の温度を上昇させて行なう。そのため、ここで述べた従
来の技術を使用した装置で前述の記録可能な情報記憶担
体から情報の再生の行なう場合に、発光光量をある一定
レベル以上に増加させると、記録膜の温度が上昇し、相
転移や磁化の反転を誘起して、意図しない信号の書き込
みや、すでに記録されている信号の誤消去の問題を引き
起こす、また、」二記問題を起こすこと無く情報の再生
ができる光量は、記録膜に使用する物質により異なって
いる。したがって、ここで述べた従来技術を用いた情報
再生装置で記録可能担体から情報を再生することは困難
のように考えられる。

本発明の目的は、上記問題点を解決するため、情報記憶
担体の反射率や変調度、光源の光量等が変化した場合に
、それに対応して信号処理回路に入力される信号の振幅
と直流電位が最適な値となるように制御することにより
、情報記憶担体の反射率、変調度、光学系の特性等が変
化した場合でも、発光光量を変える必要のない情報再生
装置を提供することにある。

［課題を解決するための手段］ 本発明は、上記課題を解決するため次の各手段を提供す
る。

第１の手段は、 信号が記録された光ディスクに光ビームを照射し、記録
されている情報に応じて変調された信号光を受光し、該
信号光の変化を電流信号に変換する光ヘッドと、該光ヘ
ッドの出力電流信号を電圧信号に変換する電流電圧変換
回路とを有する情報再生装置において、 それ自身の出力を検出してオフセット検出信号とし、該
オフセット検出信号と基準値とから設定したオフセット
量により被制御信号のオフセット制御を行なうオフセッ
ト制＃４＠路を備え、上記電流電圧変換回路の出力信号
の直流オフセットレベルを制御する構成としたことを特
徴とする。

第２の手段は、 信号が記録された光ディスクに光ビームを照射し、記録
されている情報に応じて変調された信号光を受光し、該
信号光の変化を電流信号に変換する光ヘッドと、該光ヘ
ッドの出力電流信号を電圧信号に変換する電流電圧変換
回路とを有する情報再生装置において。

それ自身の出力を検出して振幅検出信号とし、該振幅検
出信号と基準値とから設定したゲイン制御量により被制
御信号のゲイン制御を行なうゲイン制御回路を備え、上
記電流電圧変換回路の出力信号の信号振幅を制御する構
成としたことを特徴とする。

第３の手段は。

信号が記録された光ディスクに光ビームを照射し、記録
されている情報に応じて変調された信号光を受光し、該
信号光の変化を電流信号に変換する光ヘッドと、該光ヘ
ッドの出力電流信号を電圧信号に変換する電流電圧変換
回路とを有する情報再生装置において、 それ自身の出力を検出して振幅検出信号とし。

該振幅検出信号と基準値とから設定したゲイン制御量に
より被制御信号のゲイン制御を行なうゲイン制御回路と
。

上記ゲイン制御回路の出力を検出してオフセット検出信
号とし、該オフセット検出信号と基準値とから設定した
オフセット量により被制御信号のオフセット制御を行な
うオフセット制御回路とを備え、 上記電流電圧変換回路の出力信号の直流オフセットレベ
ルを制御すると共に、上記オフセット制御回路の出力信
号の振幅を制御する構成としたことを特徴とする。

第４の手段は、 信号が記録された光ディスクに光ビームを照射し、記録
されている情報に応じて変調された信号光を受光し、該
信号光の変化を電流信号に変換する光ヘッドと、該光ヘ
ッドの出力電流信号を電圧信号に変換する電流電圧変換
回路とを有する情報再生装置において。

それ自身の出力を検出してオフセット検出信号とし、該
オフセット検出信号と基準値とから設定したオフセット
量により被制御信号のオフセット制御を行なうオフセッ
ト制御回路と、 上記オフセット制御回路の出力を検出して振幅検出信号
とし、該振幅検出信号と基準値とから設定したゲイン制
御量により被制御信号のゲイン制御を行なうゲイン？Ｉ
ＩＩ御回路とを備え、上記電流電圧変換回路の出力信号
の信号振幅を制御すると共に、上記ゲイン制御回路の出
力信号のオフセットレベルを制御する構成としたことを
特徴とする。

第５の手段は。

信号が記録された光ディスクに光ビームを照射し、記録
されている情報に応じて変調された信号光を受光し、該
信号光の変化を電流信号に変換する光ヘッドと、該光ヘ
ッドの出力電流信号を電圧信号に変換する電流電圧変換
回路とを有する情報再生装置において、 それ自身の出力を検出して振幅検出信号とし。

該振幅検出信号と基準値とから設定したゲインの制御量
により被制御信号のゲイン制御を行なうゲイン制御回路
と、 それ自身の出力を検出してオフセット検出信号とし、該
オフセット検出信号と基準値とから設定したオフセット
量により被制御信号のオフセット制御を行なうオフセッ
ト制御回路とを備え。

上記電流電圧変換回路の出力信号の直流オフセットレベ
ルを制御すると共に、上記オフセット制御回路の出力信
号の振幅を制御する構成としたことを特徴とする。

第６の手段は、 信号が記録された光ディスクに光ビームを照射し、記録
されている情報に応じて変調された信号光を受光し、該
信号光の変化を電流信号に変換する光ヘッドと、該光ヘ
ッドの出力電流信号を電圧信号に変換する電流電圧変換
回路とを有する情報再生装置において。

それ自身の出力を検出してオフセット検出信号とし、該
オフセット検出信号と基準値とから設定したオフセット
量により被制御信号のオフセット制御を行なうオフセッ
ト制御回路と、 それ自身の出力を検出して振幅検出信号とし、該振幅検
出信号と基準値とから設定したゲインの制御量により被
制御信号のゲイン制御を行なうゲイン制御回路とを備え
、 上記電流電圧変換回路の出力信号の信号振幅を制御する
と共に、上記ゲイン制御回路の出力信号のオフセットレ
ベルを制御する構成としたことを特徴とする。

上記各手段における構成要素であるオフセット制御回路
は、被制御信号、タイミング信号およびオフセット検出
信号が入力され、オフセット制御された信号を出力する
構成とすることが好ましい。

このオフセット制御回路は、好ましくは、タイミング信
号により定められる特定のタイミングにおけるオフセッ
ト検出信号のレベルと基準値とを比較し、比較結果に対
応したオフセット量を定めるオフセット制御信号を発生
するオフセット制御信号発生回路と、被制御信号に上記
オフセット制御信号により定まるオフセット量を加算し
てオフセクト制御された信号を出力するオフセット加算
回路とを備えて構成される。

上記オフセット制御信号発生回路は、例えば、タイミン
グ信号により定められる特定のタイミングにおけるオフ
セット検出信号のレベルが基準値のレベルと一致するよ
うに、最大または最小のオフセットから順に最適のオフ
セットに至るまで順次オフセットを調整するオフセット
制御信号を発生する構成とすることができる。

また、オフセット制御信号発生回路は、デジタル回路に
より構成することができる。すなわち、このデジタル式
のオフセット制御信号発生回路は、複数ビットのオフセ
ット制御信号により、タイミング信号により定められる
特定のタイミングにおけるオフセット検出信号のレベル
が基準値のレベルと一致するように、最上位ビットから
最下位ビットまで順次各ビットをセット／リセットして
オフセクトを調整するオフセット制御信号を発生する構
成とすることができる。

上記オフセット加算回路は、被制御信号の直流成分を阻
止するハイパスフィルタを有して、その出力のオフセッ
トレベルが被制御信号のオフセットレベルに依存しない
構成としてもよい。

上記各手段における構成要素であるゲイン制御回路は、
被制御信号、タイミング信号および振幅検出信号が入力
され、振幅制御された信号を出力する構成とすることが
好ましい。このゲイン制御回路は、好ましくは、二つの
タイミング信号により定められる特定の２以上の異なる
タイミングにおける振幅検出信号のレベル差からなる振
幅レベルと基準値と比較し、比較結果に対応したゲイン
制御量を定めるゲイン制御信号を発生するゲイン制御信
号発生回路と、被制御信号を上記ゲイン制御信号により
定まるゲイン制御量に対応して増幅することにより振幅
制御された信号を出力するゲイン切り換え回路とを備え
て構成される。

上記ゲイン制御信号発生回路は、例えば、二つのタイミ
ング信号により定められる特定の２以上の異なるタイミ
ングにおける振幅検出信号のレベルの差からなる振幅レ
ベルが基準値の振幅レベルと一致するように、最大また
は最小のゲインから最適のゲインに至るまで順次ゲイン
を調整するゲイン制御信号を発生する構成とすることが
できる。

上記タイミング信号としては、情報記憶媒体上に設定さ
れた情報記憶フォーマットにおいて、情報を記録する領
域以外の特定の領域から信号を再生していることを示す
信号を用いることが好ましい、このタイミング信号は、
オフセット制御信号発生回路に入力させるタイミング信
号として、また、ゲイン制御信号発生回路に入力させる
二つのタイミング信号として、例えば、情報記憶媒体上
に設定された情報記憶フォーマットにおいて、情報を記
録する領域以外で電流電圧変換回路の出力信号のレベル
が最大あるいは最小になる特定の領域から信号を再生し
ていることを示す信号を用いることができる。

上記情報記憶媒体のフォーマットは、情報記憶媒体上の
特定の位置に対応して情報を記憶させる領域を定めたも
のである。例えば、光ディスク等のフォーマットがある
。

［作　用］ 本発明は、記録されている情報を再生するための情報処
理回路に入力される信号の振幅と直流電位レベルとが、
情報記憶担体の反射率や変調度、光源の光量等が変化し
た場合でも、所定の範囲に収まるように、信号の振幅、
直流電位レベルを制御することにより、上記目的を達成
する。すなわち、オフセット制御回路および／またはゲ
イン制御回路によって、情報処理回路に入力される信号
の振幅および／または直流電位レベルを検出し、それぞ
れの検出値と基準値を比較し、比較結果に応じて、信号
の振幅および／または直流電位レベルを制御する。

ゲイン制御回路は、信号処理回路に入力される再生信号
の振幅が基準値よりも大きい場合には、それ自身の出力
信号の振幅が常に一定の大きさとなるように、そのゲイ
ンを下げ、また、再生信号の振幅が基準値よりも小さい
場合には、そのゲインを上げる。また、同様にして、オ
フセット制御回路は、再生信号の直流電位レベル基準値
よりも高い場合には、出力の直流電位レベルを下げ、再
生信号の直流電位レベルが基準値よりも低い場合には、
出力の直流電位レベルを上げる。したがって、情報記録
担体や光学系等の特性が変化しても、信号制御回路によ
り制御された信号が入力されている情報処理回路には、
常に最適な信号が与えられるため、エラーレートの増加
などの性能の低下を防止することができる。

［実施例］ 以下１本発明の実施例を図を用いて説明する。

第１図は本発明の第１の実施例の構成を示すブロック図
である。

同図において、１は光ディスク、２は光ヘッド。

３は電流電圧変換回路（以下、Ｉ−Ｖ変換回路と略称す
る。）、４はゲイン制御回路、５はオフセット制御回路
、６は信号処理回路、７はピット検出信号、８はミラ一
部検出信号、９は再生信号である。

光ヘッド２の発光部（図示していない）から出射された
光ビームは、フォーカスサーボ系、トラッキングサーボ
系（共に図示していない。）の動作により、光ディスク
１の目的トラックの記録膜上に収束され、記録膜上で記
録信号の変調を受けて反射され、再び光ヘッド２に入射
する。光ヘッド２に入射した光は、光ヘッド２内部の受
光部（図示していない、）の光電変換素子により、信号
に比例した電流に変換され、電気信号として光ヘッド２
から出力される。光ヘッド２からの電流信号は、Ｉ−Ｖ
変換回路３により電圧信号に変換され、再生信号として
ゲイン制御回路４に加えられる。ゲイン制御回路４は、
再生信号の振幅を検出し、これが基準の振幅値に充分近
くなるようにゲインを制御して、ゲイン制御回路４の出
力の振幅が常にほぼ一定の大きさとなるようにする。こ
こでゲイン制御回路４について説明する。

第２図は本発明のゲイン制御回路４のより詳しいブロッ
ク図を示す。

同図において、ゲイン切り換え回路２１は、ゲイン制御
信号発生回路２２から出力されるゲイン制御信号２４に
よって、そのゲインを変化させることのできる回路であ
り、■−■変換回路３からの再生信号９が入力されてい
る。ゲイン制御信号発生回路２２は、レベル差検出用信
号２３のある特定のタイミングでの二つの信号のレベル
差（以下単にレベル差と呼ぶ）を検出し、検出したレベ
ル差と基準のレベル差との比較を行ない、検出したレベ
ル差が基準のレベル差よりも大きいときには、ゲイン切
り換え回路２１のゲインを低下させるようなゲイン制御
信号２４を発生し、逆に、検出したレベル差が基準のレ
ベル差よりも小さいときには、ゲイン切り換え回路２１
のゲインを増加させるようなゲイン制御信号２４を発生
する回路である。このゲイン制御回路４には、入力信号
として、レベル差を得るためのオフセット制御回路５の
出力であるレベル差検出用信号２３と、上記二つのタイ
ミング信号としてのピット検出信号７（後述）およびミ
ラ一部検出信号８（後述）とが引加されている。

ここで、ゲイン切り換え回路２１について説明する。

第３図はゲイン切り換え回路２１の１実施例を示す。

同図において、スイッチＳ１から５ｎ−１は、アナログ
スイッチ、３１は演算増幅器である。

各スイッチＳ１から５ｎ−１は、ゲイン制御信号２４に
より、いずれか一つのスイッチＳだけが閉じ、他のスイ
ッチＳは開いているように制御することができる。この
ときのゲイン切り換え回路２１のゲインＧは、たとえば
、第３図に示すようにスイッチ２だけが閉じている場合
には、閉しているスイッチ２と演算増幅器３１の出力端
子との間の抵抗Ｒ’　（＝Ｒ，］、＋Ｒ２）と、スイッ
チＳ２と接地との間の抵抗Ｒ’　　（＝Ｒ３＋Ｒ４−１
−＋Ｒｎ）により、Ｇ＝　（Ｒ’　＋Ｒ’　）／Ｒ’と
表される。

したがって、ゲイン制御信号２４により閉じるスイッチ
を切り換えて、Ｒ’　、Ｒ’を変化させることによりこ
の回路のゲインＧを変化させることができる。

次に、ゲイン制御信号発生回路２２について説明する。

第４図はゲイン切り換え信号発生回路２２の一実施例を
示す。

同図において、Ｖｍ検出回路４１およびＶｐ検出回路４
２は、それぞれミラ一部の信号電圧Ｖｍ。

ピットの信号電圧Ｖｐを検出し、保持するための回路で
あり、共にサンプルホールド回路からなっている。サン
プル、ホールド動作を制御するための信号としては、そ
れぞれミラ一部検出信号８゜電圧レベルをホールドして
出力する。

差動増幅器４５は、Ｖｍ検出回路４１の出力信号Ｖｍと
ＶＰ検出回路４２の出力信号Ｖｐとの差を増帰するもの
である。ゲインをｋｇとすれば。

差動増幅器４５の出力電圧Ｖｓは、 Ｖ　ｓ　＝　ｋ４　（Ｖｍ−Ｖ　ｐ） となる。コンパレータ４６ａ、４６ｂは、各々基準電圧
Ｖｒｌ、Ｖｒ２と差動増幅器４５の出力電圧Ｖｓとを比
較し、その結果に応じたデジタル信号を出力する１本実
施例の場合、コンパレータ４６ａの出力の論理レベルは
、ＶｒｌよりもＶｓのほうが大きくなると１１　ＨＨレ
ベルとなり、また。

喝？ＮＤ）回路４７ａ、４７ｂは、各々コンパレータ４
６ａ、４６ｂの出力信号とカウントパルス４８との間で
論理積演算を行なうもので、Ａ　Ｎ　Ｄ回路４７ａ、４
７ｂの二つの入力がともに■］レベルになったときだけ
出力がＨレベルとなる。カウントパルス発生回路４９は
、ピット検出信号７を一定の時間遅延させてカウントパ
ルス４８を発生させるためのデイレイ回路で、ミラ一部
検出信号８゜ピット検出信号７によりＶｍ検出回路４１
．Ｖｐ検出回路４２のサンプルホールド回路がサンプル
してから差動増幅器４５による演算やコンパレータ４６
による比較に要する時間、ピット検出信号７を遅延させ
、コンパレータ出力４６が十分安定になってから、ＡＮ
Ｄ回路４７による論理演算を行なわせるためのものであ
る。

アップダウンカウンタ４１０は、ＡＮＤ回路４７の出力
パルスによりカウント値を増加あるいは減少させること
のできるディジタルカウンタである。このアップダウン
カウンタ４１０は１本実施例では、ＡＮＤ回路４７ａか
らの信号のレベルが“Ｈ”レベルになり、Ｄ端子に信号
が入力されるとカウント値が減少し、ＡＮＤ回路４７ｂ
からの信号のレベルが１１　Ｈ１１レベルになり、Ｕ端
子に信号が入力されると、カウント値が増加する。

デコーダ４１」は、上記アップダウンカウンタ４１０の
出力をデコードして、ゲイン切り換え回路２１のスイッ
チの開閉を制御するためのゲイン制御信号２４を作るも
のである。このデコーダ４１１は、アップダウンカウン
タ４１０に計数された値が基準の値よりも大きい場合に
はゲイン切り換え回路２１のゲインを増加させ、また、
計数値が基準値よりも小さい場合には減少させるような
ゲイン制御信号２４を出力して、ゲイン切り換え回路２
１の出力信号の振幅を制御する。

以上に述べた動作を行なうゲイン切り換え回路２１とゲ
イン制御信号発生回路２２は、フィードバック制御系を
構成するように接続されているため、ゲイン制御回路４
の出力信号の振幅はあらかじめ設定しである基準の振幅
とほぼ等しくなるように制御される。このようにして、
ゲイン制御回路４は、Ｉ−Ｖ変換回路３の出力信号の振
幅の制御を行なう。

次に、オフセット制御回路５について説明する。

オフセット制御回路５は、入力信号の特定のタイミング
における信号の直流オフセットレベルを検出し、これが
基準のオフセットレベルに充分近くなるようにオフセッ
トレベルを制御して、オフセット制御回路５の出力のオ
フセットレベルが常にほぼ一定になるようにする。

第５図は本発明のオフセット制御回路５のより詳しいブ
ロック図を示す。

オフセット制御回路５は、オフセットレベル検出用信号
５４のオフセットレベルを検出し、これが基準のオフセ
ットレベル値に充分近くなるようにオフセットレベルを
制御して、オフセット制御回路５の出力のオフセット電
圧が常にほぼ一定の大きさとなるようにする。オフセッ
ト加算回路５１は、オフセット制御信号発生回路５２か
ら出力されるオフセット制御信号５３によってその出力
のオフセットレベルを変化させることのできる回路であ
り、ゲイン制御回路４からの信号が入力されている。オ
フセット制御信号発生回路５２は。

オフセットレベル検出用信号５４のある特定のタイミン
グでの信号のオフセットレベル（以下単にオフセットレ
ベルと呼ぶ）を検出し、検出したオフセットレベルと基
準のオフセットレベルとの比較を行ない、検出したオフ
セットレベルが基準のオフセットレベルよりも大きいと
きにはオフセット加算回路５１の出力のオフセットレベ
ルを下げるようなオフセット制御信号５３を発生し、逆
に。

検出したオフセットレベルが基準のオフセットレベルよ
りも小さいときにはオフセット加算回路５１の出力のオ
フセットレベルを上げるようなオフセット制御信号５３
を発生する回路である。このオフセット制御信号発生回
路５２は、入力信号として、オフセットレベル検出用信
号５４として、オフセット加算回路５１の出力と、タイ
ミング信号としてミラ一部検出信号８（後述）とが引加
されている。

ここで、オフセット加算回路５１について説明する。第
６図はオフセット加算回路５１の１実施例を示す。

演算増幅器（以下オペアンプと略称する）６１は、非反
転入力端子にゲイン制御回路４の出力信号が加えられ、
また１反転入力端子にオフセット制御信号発生回路５２
からのオフセット制御信号５３が引加されている。本オ
フセット加算回路５１において、出力信号のオフセット
レベルｖＯは。

ゲイン制御回路４の出力をｖｉ、オフセット制御信号５
３の電圧をＶ　ｏｆｆ　、演算増幅器６１のゲインをｋ
ｏとすると。

Ｖｏ＝　ｋｏ（Ｖｉ−Ｖｏｆｆ）　　　　　　　　　−
（１）となる。従って、オフセット制御回路５３の電圧
Ｖｏｆｆを変えることによって、オフセットレベルＶｏ
を制御することができる。

次に、オフセット制御信号発生回路５２について説明す
る。第７図はオフセット制御信号発生回路５２の一実施
例を示す。

Ｖｍ’検出回路７１は、ミラ一部の信号電圧Ｖｍ′を検
出し、保持するための回路であり、サンプルホールド回
路からなっている。サンプル、ホールド動作を制御する
ための信号としては、ミラ一部検出信号８が入力されて
おり、たとえば、検出信号が“Ｈ７ルベルのときには、
オフセットレベル検出用信号として加えられているオフ
セット加算回路の出力電圧をサンプルし、ｉｆ　Ｌ　Ｉ
４レベルのときには、サンプルした電圧レベルをホール
ドして出力する。

ローパスフィルタ７３は、サンプルホールド回路の出力
を平滑化するもので、サンプル周波数の成分がオフセッ
ト加算回路の出力に表われ、雑音となることのないよう
にサンプル周波数以上の高周波成分を除去するためのも
のである。

作動増幅器７４は、Ｖｍ’検出回路７１の出力信号Ｖｍ
’　と基準オフセットレベル電圧Ｖｒａｆとの差を増幅
するものである。ここで作動増幅器７４の出力電圧Ｖｓ
’　　（すなわちオフセット制御信号ｖｏｆｆ）は、差
動増幅器７４のゲインをＫとすれば。

Ｖ　ｓ　＝Ｋ　（Ｖｍ’　−Ｖｒｅｆ）　　　　　　　
・”（２）となる。

オフセット加算回路５１とオフセット制御信号発生回路
５２は、フィードバック制御系を形成しており、系が安
定に動作しているときには、オフセット加算回路５１の
出力電圧■０は、式（１）、　（２）％式％）） となり、入力信号Ｖｉのオフセットレベルの変動分ΔＶ
ｉは、出力では（１／Ｋ）ΔＶｉに抑圧される。したが
って、オフセット制御回路５の出力信号Ｖｏのオフセッ
トレベルは、はぼ基準電圧Ｖｒｅｆと等しくなる。

このようにして、オフセット制御回路５は、ゲイン制御
回路４の出力信号のオフセットレベルの制御を行なう、
その結果、オフセットレベル制御回路５の出力は、振幅
、オフセットレベルともほぼ一定のレベルとなるように
制御される。

つぎに、信号処理回路６におけるミラ一部およびピット
部の検出方法について説明する。

一般に、光デイスク上には、記録・再生するデータとの
同期を取るために予め特異なパターンを形成したものが
多い。特異なパターンとは、ディスクの特定の位置にの
み現われ、情報を記録する領域には存在しないパターン
である。このパターンから一定の位置にあるミラ一部お
よびピットであれば、特異なパターンの検出後一定時間
を経てパルスを発生する装置によってミラ一部およびピ
ットの位置を示す信号、すなわち、ミラ一部の検出信号
およびピット部の検出信号が得られる。

例として、サンプルド・フォーマット（Ｓ　ａｍｐｌｅ
ｄｆｏｒａ＋ａｔ）と呼ばれるフォーマットの光ディス
クにおける検出方法を第１４図により説明する。

第１４図において、サンプルド・フォーマットの光ディ
スクは、サーボピット１２からなるサーボ領域１０が周
期的に形成されており、サーボ領域１０に挾まれた部分
を情報の記録・再生に使用するデータ領域１１）。この
フォーマットでは。

サーボ領域１０のサーボピット１２の配置が特異なパタ
ーンを形成しており、光ディスクの再生時に得られる再
生信号のピークとピークとの間隔がＴＯとなるのは、サ
ーボ領域１０をおいて他にない。サーボ領域１０は、一
定周期で現われることから、上記Ｔｏを検出した後、Ｔ
１経過すると。

必ず次のサーボ領域１０のサーボピット１２とサーボピ
ット１２の間隙、すなわち、ミラ一部１４が現われる。

ピット検出も、ミラ一部１４検出同様に予め形成された
特異なパターンを利用する。特異なパターンから一定の
位置にあるピットであれば、該パターンの検出後一定時
間を経てパルスを発生する装置によって、ピットの検出
信号が得られる。すなわち、ＴＯを検出したあとＴ２経
つと、必ず次のサーボ領域１０のピットが現われる。よ
って、第１５図に示すような構成の回路によって、ミラ
一部検出信号８およびピット検出信号７が得られ机 第１５図に示す構成の回路は、ピーク検出回路７１と、
Ｔｏ検出回路７２と、Ｔｌ遅延パルス発生回路７３と、
Ｔ２遅延パルス発生回路７４とからなる。ピーク検出回
路７１は、再生信号のピーク毎にパルスを発生する。該
パルスの間隔を計測することにより、ＴＯ検出回路７２
は、ビークルピークがＴＯとなったところでトリガパル
スを発生する。Ｔ１遅延パルス発生回路７３は、ＴＯ検
出回路７２の出力するトリガパルスからＴ１後にピット
検出信号を発生する。これは、すなわち、ミラ一部のタ
イミングを示す信号（ミラ一部検出信号８）である、Ｔ
２遅延パルス発生回路７４は、Ｔｏ検出回路７２の出力
するトリガパルスからＴ２後にピット検出信号を発生す
る。これは、すなわち、ピットのタイミングを示す信号
（ピット検出信号７）である。

なお、ピット検出信号のパルスの幅は、ピットの幅に等
しいかあるいはピットの幅よりも狭い。

また、ミラ一部」４検出信号のパルスの幅は、ミラ一部
１４の幅に等しいかあるいはミラ一部１４よりも狭く１
本例の場合、ＴＯ以下である。

第１５図に示すミラ一部１４およびピット検出回路のＴ
ｏ検出回路７２と、Ｔ１遅延パルス発生回路７３とは、
論理回路で構成できるので、集積回路化あるいは集積回
路の一部に組み込むことが容易である。

以上述べた動作により、信号処理回路６に入力される信
号は、光ディスク１の光学的特性や光ヘッド２の特性が
変化しても大きく変化することはなく、信号の変動によ
るエラーレートの増加等の性能の低下を防止することが
できる。

次に、本発明の第２実施例について説明する６本実施例
においては、ゲイン制御回路以外は第１実施例と同じで
あるため、第１実施例と異なる点についてだけ説明を行
ない、第１実施例と同じ部分についての説明は省略する
。

第８図、第９図は、それぞれ本実施例におけるゲイン制
御回路４の内のゲイン切り換え回路２１、ゲイン制御信
号発生回路２２の実施例である。

先ず、ゲイン切り換え回路２１ｂについて説明する。第
８図に示すゲイン切り換え回路２１ｂは、制御端子８２
に加える電圧Ｖｃによってゲインｋｇを変えることがで
きる電圧制御増幅器８１から構成されており１本実施例
の場合には、制御端子電圧Ｖｃが高い場合にはゲインｋ
ｇが大きく、また。

制御端子電圧Ｖｃが低い場合にはゲインｋｇが小さくな
る増幅器である。

次に、ゲイン制御信号発生回路２２ｂについて説明する
。第９図に示すゲイン制御信号発生回路２２ｂにおいて
は、ディジタル−アナログ変換器（以下ＤＡＣと略称す
る）９１１が第１実施例におけるデコーダ４１１と異な
っている以外は、ゲイン制御信号発生回路２２と同じで
あるため、第１実施例と異なる点についてだけ説明を行
ない、第１実施例と同じ部分についての説明は省略する
。

ＤＡＣ９１１は、アップダウンカウンタ４１０からディ
ジタル化された数値データとして出力されているゲイン
制御に関する情報を電圧に変換し、ゲイン制御信号２４
を電圧レベルの情報として出力するためのものである。

本実施例の場合、アップダウンカウンタ４１０に計数さ
れた値が大きいほどＤＡＣ９１１の出力電圧は高くなり
、また、逆にアップダウンカウンタ４１０に計数された
値が小さいほどＤＡＣ９１１の出力であるゲイン制御信
号２４の電圧は低くなる。したがって、電圧制御増幅器
８１のゲインは、アップダウンカウンタ４１０の計数値
が大きいほど大きくなり、また計数値が小さい場合には
小さくなるため、第１実施例と同様に動作する。

次に１本発明の第３実施例について説明する。

本実施例においては、オフセット加算回路以外は第１実
施例と同じであるため、第１実施例と異なる点について
だけ説明を行ない、第１実施例と同じ部分についての説
明は省略する。

第１０図は本実施例におけるオフセット加算回路５１ｂ
の１実施例である。本実施例と第１実施例との異なる点
は、ゲイン制御回路４からの信号のうち直流成分を阻止
するため、新たに直流阻止コンデンサＣ１が追加された
点である。

本実施例では、演算増幅器１０１の反転入力端子に加え
られる信号の直流成分は、直流阻止コンデンサＣ１によ
り阻止されているため、ゲイン制御回路４の出力のオフ
セット電圧が変化しても。

演算増幅器１０１の反転入力端子に加えられる信号の直
流成分は常にＯとなる。そのため、オフセット加算回路
５１ｂの出力におけるオフセット電圧■０は、オフセッ
ト制御信号だけで定まる。従って、オフセット制御信号
は入力信号のオフセット変動に伴って変化させる必要は
なく、そのため、オフセット制御信号は一定の電圧とな
る。したがって１本実施例ではオフセット制御信号発生
回路５２は、定電圧電源を用いることもでき、回路構成
を簡略化することができるという特徴を持つ。

キ矢苓キ春≠ 次に、本発明の第４実施例について説明する。

本実施例においては、ゲイン制御信号発生回路以外は、
第１実施例と同じであるため、第１実施例と異なる点に
ついてだけ説明を行ない、第１実施例と同じ部分につい
ての説明は省略する。

第１１図は本実施例におけるゲイン制御信号発生回路２
２ｃの１実施例である。ここで、ゲイン制御信号発生回
路２２ｃについて説明する。ゲイン制御信号発生回路２
２ｃにおいては、Ｖｍ検出回路４１とＶＰ検出回路４２
と異なっている点と、リセットパルス発生回路１１４が
追加されている意思外はゲイン制御信号発生回路２２と
同じであるため、第１実施例と異なる点についてだけ説
明を行ない、第１実施例と同じ部分についての説明は省
略する。

Ｖｍ検出回路１１１の最大値ホールド回路およびＶＰ検
出回路１１２の最小値ホールド回路は、それぞれリセッ
トパルス１１３が解除された時点から入力された信号の
最大値と最小値を出力する。

また、リセットパルス発生回路１１４は、カウントパル
スによりカウントが行なわれてから一定時間の後、リセ
ットパルスを発生する。したがって。

Ｖｍ検出回路１１１．Ｖｐ検出回路１１２として最大値
ホールド回路および最小値ホールド回路を用いても、レ
ベル差検出用信号の最大値と最小値を検出し、検出した
値の差からレベル差を検出することができる。そのため
、本実施例においても第１実施例と同様にレベル差が検
出され、それに応じてゲインの制御がなされる。

次に、本発明の第５実施例について説明する。

本実施例においては、ゲイン制御信号発生回路に人力さ
れるレベル差検出信号とオフセット加算回路のゲイン以
外の構成は、第１実施例と同じであるため、第１実施例
と異なる点についてだけ説明を行ない、第１実施例と同
じ部分についての説明は省略する。

第１２図は本実施例の構成を示すブロック図である。

本実施例においては、ゲイン制御回路４ｂに含まれてい
るゲイン制御信号発生回路（図示していない）に入力さ
れるレベル差検出用信号２３は。

ゲイン制御回路４ｂに含まれているゲイン切り換え回路
（図示していない）の出力から加えられている。また、
オフセット加算回路５１のゲインｋＯは安定な一定の値
でなければならない点が第１実施例と異なっている。す
なわち、第１実施例においては、ゲイン制御信号発生回
路２２は、ゲイン切り換え回路２１とオフセット制御回
路５を通過した信号からレベル差を検出していたため、
オフセット制御回路のゲインｋｏは任意の値でよく、た
とえゲインｋＯが変動したとしても、ゲイン制御回路４
の動作によって変動分は抑圧されるため、信号処理回路
６に入力される信号の振幅はほぼ一定になる。それに対
し、本実施例では、オフセット制御回路５ｂのゲインｋ
ｏの変動を抑圧することができないため、オフセット制
御回路５ｂのゲインｋｏは安定でなければならない。し
かし、本実施例では、ゲイン制御回路４ｂとオフセット
制御回路５ｂを分離できるため、双方のフィードバック
制御系の間で干渉することがなく、制御をよリ安定に行
なうことが可能であるという特徴を持つ。

なお１本実施例において、ゲイン制御回路とオフセット
制御回路の順序を入れ替えても５本来の目的であるゲイ
ンおよびオフセットの制御にはなんら支障の無いことは
明白である。

次に、本発明の第６実施例について説明する。

実実施例においては、ゲイン制御回路とオフセット制御
回路の順序以外は第１実施例と同じであるため、第１実
施例と異なる点についてだけ説明を行ない、第１実施例
と同じ部分についての説明は省略する。

第１３図は本発明の構成を示すブロック図である。

ゲイン制御回路４ｃは、入力信号の振幅の変動を抑圧す
るため、ゲインに、は比較的広い範囲にわたって変える
必要がある。第１，２図に示すように、第１実施例では
、再生信号９は、直接ゲイン制御回路４に入力されてい
るため、再生信号９のオフセットレベルや、ゲインｋｇ
の値によっては、ゲイン切り換え回路２１の演算増幅器
の出力範囲を越えてしまい、振幅の制御が不安定になる
ことがある。それに対して、本実施例においては、再生
信号９は、ゲイン制御回路４ｃに入力される前にオフセ
ット制御回路５ｃ入力されているため。

ゲイン制御回路４Ｃに入力される信号のオフセットレベ
ルはほぼ一定に制御されている。そのため。

本実施例は上記の問題の発生を防ぐことができるという
特徴を持つ。

なお、以上に説明した各実施例においては、すべてゲイ
ン制御回路とオフセット制御回路を有しているが、ゲイ
ン制御回路あるいはオフセット制御回路のうちいずれか
が不要な場合は、不要な部分を削除し、ゲイン制御回路
あるいはオフセット制御回路を単独で使用してもよいこ
とは明らかである。

つぎに、マイクロプロセッサを用いて本発明を実施する
場合について説明する。

以下、第１６図により第７の実施例を説明する６第１６
図はマイクロプロセッサ（Ｍ、ＰＵ）６０を利用したオ
フセット制御回路５の一実施例のプロータに対応する電
圧をオフセット電圧としてオフセット加算回路５１に与
える。オフセット加算回路５１は、オフセット制御回路
５の入力の一つである再生信号にオフセット電圧を加え
た電圧を出力する。該出力は、オフセット制御回路５の
出方／Ｄ変換器６２は、オフセット制御回路５のもう一
つの入力であるミラ一部検出信号８をタイミング信号に
してオフセットが加算された再生信号のミラ一部の電圧
レベルをデジタルデータに変換し。

ＭＰＵ６０に送る。

ＭＰＵ６０は、Ａ／Ｄ変換器６２の出力データが基準値
に一致するか、あるいは、十分に近い値となるように、
Ｄ／Ａ変換器６１にデータを設定する。なお、該基準値
とは、適正なオフセット電圧を加えたとき、再生信号の
ミラ一部の電圧レベルをデジタルデータに変換した値で
ある。該基準値は、Ａ／Ｄ変換器６２の変換値域の内に
あり。

該値域の最大値、最小値を含まない値である。

本実施例の構成要素について、さらに補足して−９信号
に対応する電圧を発生するもので、置換が可能である。

また、Ａ／Ｄ変換器６２は、コンパレータ回路等の入力
信号の電圧レベルをデジタルデータ信号に変換するもの
で、置換可能である。

ＭＰＵ６０は、オフセット制御回路５に専用のものでな
くてもよく、光デイスク装置の制御用マイ／Ｄ変換器６
２、Ｄ／Ａ変換器６１のいずれかまたは両方を内蔵する
ものを用いても、本実施例に示す構成と本質的な差異は
ない。

本実施例におけるオフセット電圧設定手順の−例を第１
９図により説明する。

本手順では、Ｄ／Ａ変換器６１およびＡ／Ｄ変換器６２
の分解能を８ビット精度とし、２分法を用いて最適値を
求めるものである。

すなわち、Ｄ／Ａ変換器６１の最上位ビットから順に１
１１　ＩＩとして、その都度オフセット電圧加算後の再
生信号のミラ一部の電圧レベルと基準値とを比べ、オフ
セット電圧が過大か過小か判定し。

過大であれば当該ビットを１１０　ＩＩにし、過小であ
れば″１″のままとして、最下位ビットまで試行しつつ
、徐々に細かい調整をするものである。また、Ｉ’）　
／　Ａ変換器６１に設定したデータと出力のオフセット
電圧は正比例し、データ＝０のとき最小の、データ＝＄
ＦＦ　（１６進数）のとき最大の。

オフセット電圧が出力される。同様に、Ａ／Ｄ変換器６
２も、オフセット電圧が加算された再生信号のミラ一部
の電圧レベルが大のときデータは大となり、小のときデ
ータは小となる。Ａ／Ｄ変換器６２は、有限の入力レン
ジを持つが、レンジを」二回る入力のとき最大値である
＄ＦＦ　（１６進数）を出力し、レンジを下回る入力の
とき最小値であるＯを出力する。よって、基準値は、Ｏ
より大きく、＄ＦＦ　（１６進数）未満の値を取る。も
し。

仮に基準値をＯにすると、オフセット電圧が過小なとき
もＡ／Ｄ変換器６２の出力がＯとなるため、判別できな
い。同様の理由で、基準値＝　＄　Ｆ　Ｆ（１６進数）
を用いることはできない。

第１−９図において、まず、ステップＳ１で１ＭＰ　Ｌ
Ｊ　６０内部ルジスタを＄８０　（１６進数）に、Ｄ／
Ａ変換器６１にＯを設定する。

ステップＳ２で、レジスタの値とＤ　／　Ａ変換器６１
に設定されているデータとを加えた値を、Ｄ／Ａ変換器
６１−に設定する。ステップＳ３で、Ａ／Ｄ変換器６２
が新たなオフセット電圧を加算された再生信号のミラ一
部の電圧をデータに変換するのを待つ６ ステップＳ４で、Ａ／Ｄ変換器６２の出力するデータを
基準値と比較し、基準値より大であれば、ステップＳ５
、基準値以下であればステップＳ９へ進む。

Ａ／Ｄ変換器６２の出力するデータが基準値より大のと
き、ステップＳ５において、Ｄ／Ａ変換器６１に設定さ
れているデータから、Ｓ２で加算したレジスタの値を減
じ、Ｄ／Ａ変換器６１に再設定する。次に、ステップＳ
６でレジスタの値を検査し、０でなければステップＳ７
へ進み、レジスタの値を右へ１ビツトシフトしてステッ
プＳ２へ戻る。ステップＳ７を通過する度に、レジスタ
の値は２分され、 １０００００００　（２進数） ↓ ０１００００００　（２進数） ↓ ００１０００００　（２進数） ↓ ０００１００００　（２進数） ↓ ００００１．０００　（２進数） ↓ ０００００１００　（２進数） ００００００１０　（２進数） ↓ ０００００００１　（２進数） ↓ ００００００００　（２進数） と変化する。

一方、Ｓ６でレジスタが０であったときは、ステップＳ
８へ進み、Ｄ／Ａ変換器６１に設定している値を検査し
て、Ｏであれば「エラー２」として異常終了する。この
場合、Ｄ／Ａ変換器６１からは最小のオフセット電圧が
印加されているにもかかわらすＡ／Ｄ変換器６２の出力
が基準値を越えていることから、「（入力信号過大のた
め）オフセット制御不可能」と判断する。

ステップＳ８で、Ｄ／Ａ変換器６１の設定値が０以外の
場合は、正常に終了する。これは、ステップＳ６から８
８に進むのは、レジスタ二〇、すなわち、最小分解能で
のオフセット電圧調整を終わった場合であり、Ｄ／Ａ変
換器６１から少なくとも最小値以上のオフセット電圧が
加えられている（設定値がＯではない）ことから、オフ
セット制御範囲内にあり、したがって、Ｄ／Ａ変換器６
１の分解能以下での誤差によって基準値を越えた。

と判断する。

ステップＳ４で、Ａ／Ｄ変換器６２の出力が基準値以下
の場合はステップＳ９へ進む、ステップＳ９で再度基準
値と比較して、一致したときは正常に終了する。一致し
ないとき、すなわち、すでにステップＳ４で基準値以上
の場合を分岐しているので、Ａ／Ｄ変換器６２の値が基
準値より小さいとき、ステップＳ１０へ進む、ステップ
８１０で、レジスタの値がＯのとき、ステップＳｌｌへ
進み、Ｄ／Ａ変換器６１の設定値を検査する。

ここで、＄ＦＦ　（１６進数）であれば、エラー１とし
て異常終了する。この場合、最大のオフセット電圧を与
えているにもかかわらず、、Ａ／Ｄ変換器６２のデータ
が基準値以下になることから、「（入力信号過小のため
）オフセット制御不可能」と判断する。ステップＳｌｌ
で、Ｄ／Ａ変換＃１６１の設定値が＄ＦＦ（１６進数）
以外であれば。

先にステップＳ８で述べたのと同様の理由で、正常に終
了する。

なおここで、ステップＳ４の基準値を基準値子α、ステ
ップＳ９の基準値を基準値−αに変更すれば、±αの許
容範囲をもたせることができる。

本手順により可及的法やかに設定可能な最／Ｉ）分解能
でのオフセット制御が行なわれる。

本実施例によれば、オフセット制御可能／不可能の判定
ができるので光ディスク１や再生系の異常を検出でき、
安全性向上・保守性向上の効果がある。

次に、本発明第８の実施例を第１７図により説明する０
本実施例は、上記第７の実施例におけるＡ／Ｄ変換器６
２をほかの回路と共用の、高速Ａ／Ｄ変換器６３とした
ものである。

高速Ａ／Ｄ変換器６３は、十分に速いクロックφの周期
でオフセット制御回路５の出力であるオフセット電圧が
加算された再生信号の電圧レベルをデータに変換する。

高速Ａ／Ｄ変換器６３の出力は、信号処理回路６に入力
され、データバスを介して信号処理回路６内の各処理回
路に分配される。該データバスは、ラッチ回路６４にも
つながる。ラッチ回路６４は、ミラ一部検出信号８でデ
ータバス上のデータ、すなわち、オフセット電圧が加算
された再生信号のミラ一部の電圧レベルのデータを取り
込む、ラッチ回路６４は、取り込んだデータをＭＰＵ６
０に送る。

本実施例において、ＭＰＵ６０がラッチ回路６４から得
るデータは、第７の実施例におけるＡ／Ｄ変換器６２か
ら得るデータと等価である。したがって、第１９図に示
す手順において、Ａ／Ｄ変換器６２から得ていたデータ
をラッチ回路６４から得るようにすることでオフセット
電圧の制御ができる。

本実施例によれば、Ａ／Ｄ変換器６２のほかの回路と共
有できるので、低価格化のの効果がある。

また、信号処理回路６が論理回路で構成されていれば、
ラッチ回路６４を信号処理回路６の一部とし、集積回路
化することにより小型化の効果が得られる。

本発明第９の実施例を第２０図により説明する。

本実施例は、上記第８の実施例における再生信号のミラ
一部の電圧レベルのデータのかわりに、再生信号の最大
電圧レベルのデータを用いて最適なオフセット電圧を判
定するものである。

第２０図において、最大データ検出回路６５を除く構成
要素は、第８の実施例で述べた第１７図に示すものと同
等である。最大データ検出回路６５は、高速Ａ／Ｄ変換
器６３の出力するデータを、内部に保持している値と逐
次比較して、新たなデータが以前のものより大であれば
内部に保持する値を新たなデータに更新していく機能を
有する。

最大データ検出回路６５の内部に保持された値は、ＭＰ
Ｕ６０から読み出されると、十分小さな値（例えばＯ）
にクリアされる。

オフセット制御の目的は、オフセット制御回路５の後段
につながる回路に対し、適正なレベルに制御された信号
を供給するものであり、したがって、信号の最大値を後
段の回路の入力レンジの」ニ限よりも低く制御すること
でも目的は達せられる。

よって１本構成における。ＭＰＵ６０の最大データ検出
回路６５から得るデータを、第７の実施例におけるＡ／
Ｄ変換器６２がら得るデータと等価に扱うことで、上記
した第１９図に示す手順によってオフセット電圧の制御
ができる。

なお、最大データ検出回路６５をソフトウェアで実現す
ることも可能である。その場合、第２１−図に示すよう
に、高速Ａ／Ｄ変換器６３の出力を直接Ｍ　Ｐ　Ｕ　６
０から読めるような回路構成にする。

オフセット電圧が加算された再生信号の電圧レベルの最
大値を求める処理の一例を、第２２図を用いて説明する
。この例では、Ｎ回、高速Ａ／Ｄ変換器６３のデータを
検査して、その内最大のものを変数りに格納している。

まず、ステップＳ１９で、検査回数を数えるカウンタで
ある変数１に検査回数Ｎを代入し、ステップＳ２０で、
最大データを保持する変数りをデータの最小値である０
に初期化する。

ステップＳ２１で、カウンタである変数工を検査して、
０であれば処理を終了し、０以外であればステップＳ２
２へ進む。

ステップＳ２２では、高速Ａ／Ｄ変換器６；３のデータ
と変数りとを比較して、高速Ａ／Ｄ変換器６３のデータ
が変数りよりも大きければステップＳ２３へ進み、変数
りの値を高速Ａ／Ｄ変換器６３の値に更新し、ステップ
Ｓ２４へ進む。ステップＳ２２で、高速Ａ、　／　Ｄ変
換器６３のデータが変数りよりも小さければ、そのまま
ステップＳ２４へ進む。

ステップＳ２４で、カウンタである変数■を１減算して
、ステップＳ２１に戻るに の処理を、第１９図におけるステップＳ３と置き換え、
変数りの値を再生信号のミラ一部の電圧レベルの代りに
用いればよい。

本実施例によれば、信号の最大レベルを制御できるので
、ミラ一部が検出できないもの、あるいは、ミラ一部よ
りも大きな信号があるものにも利用でき、動作の安定性
向上の効果がある。

第１０の実施例を第１８図、第２３図、第２４図を用い
て説明する。本実施例は、フォーカスをかけるための引
き込み動作を行ないながらオフセット電圧の調整を行な
うものである。

第１８図は本実施例におけるオフセット制御回路５のブ
ロック図である。

Ｄ／Ａ変換器６１．Ａ／Ｄ変換器６２、オフセット加算
回路５１、および、それらとＭＰＵ６０の関係は、第７
の実施例と同じである。すなわち、オフセット電圧が加
算された再生信号のミラ一部の電圧レベルをＡ／Ｄ変換
器６２で変換したデータが基準値に一致するように、Ｍ
ＰＵ６０でＩ）／Ａ変換器６１の設定値を変更する構成
である。したがって、第１８図に示す構成以外にも、す
でに述べた第７．第８、第９の実施例の構成、その他そ
れに類する構成で実現可能である。本実施例では、代表
として第７の実施例における構成を用いている。ＭＰＵ
６０は、さらに光ビームの合焦位置を移動させて光ディ
スク１にフォーカスを合わせる掃引動作の制御信号５１
７ＥＥＰを出力し、光ディスク１にフォーカスが合った
ことを検出するＦＯＣＵＳ信号を入力する。

第２４図を参照して、本実施例の動作の概要を説明する
。

合焦位置を徐々に光ディスク１の記録膜面に近づけてい
くことにより１反射光から得られる再生信号のレベルが
高くなる。再生信号のレベルは、合焦位置が光ディスク
１の記録膜面に一致したところで最大となる。したがっ
て、予め最大のオフセットを与えておいて、このように
徐々に増加する再生信号のレベルを検査し、基準値を越
えたところでオフセット電圧を下げることの繰返しから
。

オフセット電圧の制御ができる。

制御手順の一例を第２３図により説明する。

まず、ステップＳ１２で、Ｄ／Ａ変換器６１に初期値＄
ＦＦ（１６進数）すなわち最大のオフセット電圧を設定
し、ステップＳ１３で、合焦位置の移動を開始する。な
お１合焦位置は、ステップＳ１３の移動開始以前に光デ
ィスク１の記録膜面から離れた位置にあり、また、移動
によって徐々に接近し、一致するものとする。

ステップ８１４で、Ａ／Ｄ変換器６２がオフセット電圧
の加算された再生信号のミラ一部の電圧レベルをデータ
に変換するのを待つ。

ステップＳ１５で、Ａ／Ｄ変換器６２の出力データを基
準値と比較し、基準値より大きければステップＳ１６へ
進む、ステップＳ１６では、Ｄ／Ａ変換器６１に設定さ
れている値を検査して、０であったらエラー２に抜ける
。すなわち、最小のオフセット電圧を与えているにもか
かわらず、再生信号のミラ一部のレベルが適正な値を越
えているのであり、「（入力信号過大のため）オフセッ
ト制御不可能」として異常終了する。ステップ８１６で
、Ｄ／Ａ変換器６１の設定値が０以外であれば、ステッ
プ５１７で、Ｄ／Ａ変換器６１の設定値を１減じ、ステ
ップＳ１４へ戻る。

一方、ステップＳ１５において、Ａ／Ｄ変換器６２の出
力データが基準値以下であれば、ステップ８１８へ進み
、ＦＯＣＵＳ信号を検査し、光ディスク１の記録膜面に
合焦していれば、処理を正常終了し１合焦していなけれ
ば、ステップＳＬ４に戻る。

なお、第２３図に示した処理終了後、Ａ、　／　Ｄ変換
器６２の出力データが基準値未満、かつ、Ｄ／Ａ変換器
６１の設定値が＄ＦＦ　（１６進数）の場合は、最大の
オフセット電圧を与えているにもかかわらず再生信号の
ミラ一部のレベルが適正な値に満たないのであり、［（
入力信号過小のため）オフセット制御不可能Ｊとして異
常終了する２以上の処理によって、第２４図に示すよう
に。

オフセット電圧をオフセット電圧が加算された再生信号
のミラ一部の電圧レベルが基準値を越えないように逐次
調整し、最終的に最適値とすることができる。

本実施例によれば、初期フォーカス引き込み動作に平行
してオフセット制御ができるので、処理時間短縮の効果
がある。また、本実施例によれば、再生信号のミラ一部
の電圧レベルの増加に伴いオフセット電圧を下げること
ができるので、出力信号は、常に基準値以下のレベルに
制御され、後段の保護に効果がある。

以下、第１１の実施例を説明する０本実施例は、マイク
ロプロセッサを利用したゲイン制御回路４の一実施例で
ある。

ゲイン制御回路４では、光ディスク１に予め形成されて
いるピットの再生信号レベルとミラ一部の再生信号レベ
ルとの差がある適正な値になるように制御する。ミラ一
部検出信号８およびピット部検出信号７を用いたゲイン
制御回路４の例を第２５図、第２６図に示す。

ゲイン制御回路２１は、ＭＰＵ６０の制御により増幅率
が変る増幅回路である。ゲイン切換回路２１は、再生信
号をＭＰＵ６０の設定する増幅率で増幅して出力する。

増幅された再生信号のミラ一部およびピットのレベルを
デジタルデータとしてＭＰＵ６０が得るためにＡ／Ｄ変
換器６２を用いる。

第２５図の場合、ミラ一部とピットとのそれぞれにＡ／
Ｄ変換器６２を設けている。すなわち、ミラ一部検出信
号８をタイミングとして増幅された再生信号の電圧レベ
ルをデータに変換するミラ一部Ａ／Ｄ変換器６２−１と
、ピット部検出信号７をタイミングとして増幅された再
生信号の電圧レベルをデータに変換するピットＡ、　／
　Ｄ変換器６２−２とである。

第２６図の構成は、Ａ／Ｄ変換器６２をほかの回路と共
用するものである。高速Ａ／Ｄ変換器６３は、十分に速
いクロックφの周期で増幅された再生信号の電圧レベル
をデータに変換する。高速Ａ／Ｄ変換器６３の出力は、
信号処理回路６に入力され、データバスを介して信号処
理回路Ｇ内の各処理回路に分配される。該データバスは
５　ミラ一部しベルラッチ回＋Ｊ８６４−１およびピッ
トレベルラッチ回路６４−２にもつながる。ミラ一部レ
ベルラッチ回路６４−１は、ミラ一部検出信号８で。

また、ピットレベルラッチ回路６４−２は、ビット部検
出信号７で、データバス上のデータ、すなわち、増幅さ
れた再生信号のミラ一部およびピットのレベルを取り込
む。いずれの構成であっても。

ＭＰＵ６０に増幅された再生信号のミラ一部およびピッ
トのレベルを送ることができる。

本構成のゲイン制御回路４のゲイン設定手順の一例を、
第２８図により説明する。

本手順は、まずゲインを最大とし、増幅された再生信号
のミラ一部およびピットのレベルの差（信号振幅とする
）を検査しながら、基準値に一致するまで逐次ゲインを
下げていくものである。

ここで、基準値とは、適正なゲインに制御されたときに
得られる信号振幅の値である。この値は、Ａ／Ｄ変換器
６２の値域の最大値と最小値との差よりも小さい。Ａ／
Ｄ変換器６２は、有限の入力レンジを持ち、レンジを上
回る入力のとき最大値を出力し、レンジを下回る入力の
とき最小値を出力する。したがって、最小値、最大値を
含むような信号振幅の基準値では、信号振幅が過大なと
きの判定ができない１本例では、８ビツトＡ／Ｄ変換器
６２を用いているので、値域は、０〜＄ＦＦ（１６進数
）であり、基準値は、＄ＦＤ　（１６進数）以下でなけ
ればならない。

第２８図において、まず、ステップＳ２５で、ゲインを
最大に設定する。

ステップ８２６で、増幅された再生信号のミラ一部およ
びピットのレベルがデータに変換されるのを待つ。

ステップＳ２７で、変数Ａに信号の振幅値を代入する。

この処理の詳細を第３０図を用いて説明する。

第３０図において、ステップＳ５０で、まず変数Ｂに増
幅された再生信号のピットのレベルのデータを代入する
。ステップＳ５１で、変数Ｂの値を検査し、０であれば
振幅のデータを格納する変数Ａに＄ＦＦ（１６進数）を
代入して処理を終了する。すなわち、Ａ／Ｄ変換器６２
の入力レンジを下回−る電圧レベルであっても、０と変
換されることから正確なピットレベルとみなさず、最大
振幅のデータを代入している。

ステップＳ５３で、変数Ａに増幅された再生信号のミラ
一部におけるレベルのデータに代入する。

ステップＳ５４で、変数Ａの値を検査し、＄ＦＦ（１６
進数）であればそのまま処理を終了する。

これも、ステップ８５１同様、Ａ／Ｄ変換器６２の人力
レンジを越えている可能性を考えて、正確なミラ一部レ
ベルとみなさず、最大振幅のデータのまま終了している
。

ステップＳ５１．Ｓ５３の検査を通ったデータであれば
、ステップＳ５５に進み、変数Ａ（ミラ一部のレベル）
と変数Ｂ（ピットのレベル）との差を取り、変数Ａに代
入して処理を終了する。

第２８図に戻って、変数Ａの内容をステップ８２８で基
準値と比較して、基準値より大きければステップＳ２９
に進む。ステップＳ２９では、設定しているゲインを検
査して、もし、最小値が設定されていればエラー２とし
て異常終了する。つまり、最小のゲインを設定している
にもかかわらず再生信号の振幅が適正な値を越えている
のであり、［（入力信号過大のため）ゲイン制御不可能
」として異常終了する。ステップ８２９で、ゲインが最
小値でなければ、ステップＳ３０で、ゲインを下げてス
テップＳ２６に戻る。

一方、ステップ３２８で、変数Ａが基準値以下の場合、
ステップＳ３１に進み、再度基準値と比較し、基準値よ
りも小さくなければ、既にステップＳ２８で大でないこ
とが判っているので、基準値に一致したとして処理を終
了する。ステップＳ３１で、変数Ａが基準値よりも小で
あれば、ステップＳ３２へ進み、ゲインが最大に設定さ
れているかを検査する。もし、最大に設定されていれば
、最大のゲインを設定しているにもかかわらず再生信号
の振幅が適正な値に満たないのであり５　「（入力信号
過小のため）ゲイン制御不可能」として異常終了する（
エラー１）。ステップＳ３２で。

ゲインが最大でなければ正常に終了する。すでに現在設
定されているゲインより大きな値は、過大なものと判定
されているので、基準値よりも低い値で最適なゲインが
設定されているものとしている。

以上の処理手順によりゲイン制御を実現することができ
る。

本実施例によれば、ゲイン制御可能／不可能の判定がで
きるので、光ディスク１や再生系の異常を検出でき、安
全性向上・保守性向上の効果がある。

次に、第２９図を用いて、第１２の実施例を説明する。

本実施例は、ゲイン制御回路４に関する変形例であり、
第１１の実施例と同様の構成で、異なる手順によりゲイ
ンを制御するものである。

本手順では、まず、ゲインを最／ｈとし、増幅された再
生＜ｍ号のミラ一部およびピットのレベルの差（信号振
幅とする）を検査しながら、基準値に一致するまで逐次
ゲインを上げていくものである。

まず、ステップＳ３３で、ゲインを最小に設定する。

ステップＳ３４で、増幅された再生４６号のミラ一部お
よびピットのレベルがデータに変換されるのを待つ。

ステップＳ３５で、変数Ａに信号の振幅値を代入する。

変数Ａの内容を、ステップＳ３６で、基準値と比較して
、基準値より小さければステップＳ３７に進む、ステッ
プＳ３７では、設定しているゲインを検査して、もし、
最大値が設定されていればエラー１として異常終了する
。つまり、最大のゲインを設定しているにもかがオノら
ず再生信号の振幅が適正な値に満たないのであり、「（
入力信号過小のため）ゲイン制御不可能」として異常終
了する。ステップＳ３７で、ゲインが最大値でなければ
、ステップ５３８でゲインを上げてステップＳ　３４に
戻る。

一方、ステップ３３６で、変数へが基準値以上の場合、
ステップＳ３９に進み、再度基準値と比較し、基準値よ
りも大きくなければ、既にステップ８３６で小でないこ
とが判っているので、基準値に一致したとして処理を終
了する。ステップＳ３９で、変数へが基準値よりも大で
あれば、ステップＳ　４．　Ｏへ進み、ゲインが最小に
設定されているかを検査する。もし、最小に設定されて
いれば、最小のゲインを設定しているにもかかわらず、
再生信号の振幅が適正な値を越えているのであり、「（
入力信号過大のため）ゲイン制御不可能」として異常終
了する（エラー２）。ステップ８４０で、ゲインが最小
でなければ、正常に終了する。

すでに現在設定されているゲインより小さな値は最小な
ものと判定されているので、基準値よりも高い値で最適
なゲインが設定されているものとしている。

以上の処理手順によりゲイン制御を実現することができ
る。

本実施例によれば、ゲインの調整を低いゲインから始め
るので、出力は小から大へと変化し、後段の回路に過大
な信号を送ることなく、ゲインを制御できるので、動作
の安定性向上の効果がある。

次に、第１３３の実施例を第２７図により説明する。

本実施例は、ゲイン制御回路４の他の変形例であり、第
１２の実施例における再生信号のミラー部およびピット
の電圧レベルのデータのかわりに再生４８号の最大電圧
レベルおよび最小電圧レベルのデータを用いて最適なゲ
インを判定するものである。

第２７図において、最大データ検出回路６５および最小
データ検出回路６６を除く、他の構成要素は、第１１の
実施例で述べた第２５図および第２６図に示すものと等
価である。

最大データ検出回路６５は、高速Ａ／Ｄ変換器６３の出
力するデータを内部に保持している値と逐次比較して、
新たなデータが以前のものより大であれば内部に保持す
る値を新たなデータに更新していく、最大データ検出回
路６５の内部に保持された値は、ＭＰＵ６０から読みだ
されると、十分小さな値（例えばＯ）にクリアされる。

最小データ検出回路６６は、高速Ａ／Ｄ変換器６３の出
力するデータを内部に保持している値と逐次比較して、
新たなデータが以前のものより小であれば内部に保持す
る値を新たなデータに更新していく。最小データ検出回
路６６の内部に保持された値は、ＭＰＵ６０から読みだ
されると、十分大きな値（例えば＄ＦＦ（１６進数））
にクリアされる。

ゲイン制御の目的は、ゲイン制御回路４の後段につなが
る回路に対し、適正な信号振幅に制御された信号を供給
するものである。したがって、信号の最大値と最小値と
の差が後段の回路の入力レンジに収まるようなゲインに
制御することでも、目的は達せられる。よって、本構成
における、ＭＰＵ６０の、最大データ検出回路６５と最
小データ検出回路６６とから得るデータを、第１１の実
施例における再生信号のミラ一部およびビットの電圧レ
ベルのＡ／Ｄ変換器から得るデータと等価に扱うことで
、第２８図および第２９図に示す手順によってゲインの
制御ができる。

なお、最大データ検出回路６５および最小データ検出回
路６６をソフトウェアで実現することも可能である。そ
の場合、第３１図に示すように、高速Ａ／Ｄ変換器６３
の出力を、直接ＭＰＵ６０から読めるような回路構成に
する。

再生イ目号の電圧レベルの最大値および最小値をソフト
ウェアで求める処理の一例を、第３２図を用いて説明す
る。この例では、８回高速Ａ／Ｄ変換器６３のデータを
検査して、その内最大のものを変数ＤＸに、最小のもの
を変数ＤＮに格納している。

まず、ステップ８４．１で、検査回数を数えるカウンタ
である変数工に検査回数Ｎを代入し、ステップ８４．２
で、最大データを保持する変数ＤＸをデータの最小値で
あるＯに、ステップＳ４３で、最小データを保持する変
数ＤＮをデータの最大値である＄ＦＦ　（１６進数）に
、初期化する。

ステップＳ４４において、カウンタである変数１を検査
し、０であれば処理を終了し、０以外であればステップ
Ｓ４５へ進む。

ステップＳ４５では、高速Ａ、　／　Ｄ変換器６３のデ
ータと変数ＤＸとを比較して、高速Ａ／Ｄ変換器６３の
データが変数ＤＸよりも大きければステップＳ４６へ進
み、変数ＤＸの値を高速Ａ／Ｄ変換器６３の値に更新し
、ステップＳ４９へ進む。

ステップＳ４５で、高速Ａ／Ｄ変換器６３のデータが変
数ＤＸよりも小さければ、そのままステップＳ４７へ進
む。

ステップＳ４７では、高速Ａ、　／　Ｄ変換器６３のデ
ータと変数ＤＮとを比較して、高速Ａ／Ｄ変換器６３の
データが変数Ｎよりも小さければステップ８４８へ進み
、変数ＤＮの値を高速Ａ／Ｄ変換器６３の値に更新し、
ステップＳ４９へ進む、ステップＳ４７で、高速Ａ／Ｄ
変換器６３のデータが変数ＤＮよりも大きければそのま
まステップＳ４９へ進む、ステップＳ４９で、カウンタ
である変数工を１減算してステップＳ４４に戻る。

この処理を、第２８図におけるステップ５２６あるいは
第２９図におけるステップＳ３４と置き換え、変数ＤＸ
の値を再生信号のミラ一部の電圧レベルの代りに、変数
ＤＮの値を再生信号のビットの電圧レベルの代りに用い
ればよい。

本実施例によれば、信号の最大レベルおよび最小レベル
に基づいて制御できるので、ミラ一部およびまたはビッ
トが検出できないもの、あるいは。

ミラ一部よりも大きな信号があるものにも利用でき、動
作の安定性向上の効果がある。

第３３図および第３４図により第１４の実施例を説明す
る６本実施例はゲイン・オフセット制御回路の実施例で
ある。

第３；３図および第３４図において、ゲイン制御回路４
は、第１０の実施例から第１３の実施例において説明し
たものと同じである。ミラ一部レベルデータ検出回路８
０は、第７の実施例から第９の実施例において説明した
、オフセット電圧印加拭の評価のための手段、すなわち
、第７の実施例におけるミラ一部の再生信号レベル髪デ
ータに変換するＡ／Ｄ変換器６２、第８の実施例におけ
る高速Ａ／Ｄ変換器６３とミラ一部の再生信号のレベル
を取り込むラッチ回路６４．または、第９の実施例にお
ける最大データ検出手段により構成される。マイクロプ
ロセッサ６０．８／Ａ変換器６１およびオフセット加算
回路５１は、第７の実施例のものと同じである。

第３３図と第３４図とは同じ構成要素から成るが、ゲイ
ン制御回路４とオフセット制御回路５の順番が異なる。

すなわち、第３３図においては、予めゲイン制御を施し
てからマイクロプロセッサ６０によりオフセット制御を
行なうものであり、一方、第３４図に示すものは、オフ
セット電圧印加後にゲイン制御回路４を置き、ゲイン制
御回路４の出力に基づいてマイクロプロセッサ６０にオ
フセット制御を行なうものである。

まず、第３３図に示す構成のゲイン・オフセット制御回
路５ａにおいて、再生信号は、ゲイン制御回路４により
適正なゲインに制御されて、オフセット加算回路Ｓ１に
入力される。オフセット加算回路５１以降の構成は、第
７、第８．第９の実施例に示すものと同じものであり、
第１９図に示したような手順によりオフセット制御を行
なう。

これにより、ゲインおよびオフセットが最適化された再
生信号を得ることができる。また、ミラー部レベルデー
タ検出回路８０には、Ａ／Ｄ変換器６２を用いているの
で、再生信号をデジタルデータとして出力することもで
きる。

第３４図に示す構成のゲイン・オフセット制御回路５ａ
において、再生信号は、まず、オフセットを加算してか
らゲイン制御回路４に入力する。

オフセット電圧を一定にしておいても、ゲイン制御回路
４がゲインを変えると、出力の再生信号のオフセット旦
は変化するが、オフセット電圧印加量を評価するための
ミラ一部レベルデータ検出回路８０は、変化したあとの
再生信号、すなわち。

ゲイン・オフセット制御回路５ａの出力信号のレベルを
取り込むので、このレベルを最適化するようにオフセッ
ト電圧を加算すれば、最終的な出力信号のオフセットは
最適な値となる。よって、第３４図の構成におけるオフ
セット制御手順も、第１９図に示したような手順でよい
。これにより。

ゲインおよびオフセットが最適化された再生信号を得る
ことができる。また、ミラ一部レベルデータ検出回路８
０には、Ａ／Ｄ変換器６２を用いているので、再生信号
をデジタルデータとして出力することもできる。

本実施例によれば、信号のオフセットおよびゲインを最
適な値に制御できるので、動作安定性向上の効果がある
。また１本実施例による再生信号レベルのデジタルデー
タ出力は、常にＡ／Ｄ変換器６２の入力レンジ内にある
信号をデジタルデータ化しているので、正確なデータが
得られ、後段の回路での処理を簡略化でき、また、信頼
性を向上することができる。

第３５図により第１５の実施例を説明する０本実施例は
、ゲイン・オフセット制御回路５ａの一例であり、すで
に説明した第７の実施例から第９の実施例によるオフセ
ット制御回路５を用いて、オフセット制御とゲイン制御
とを併用するものである。

まず、再生信号は、ゲイン切換回路２１によりＭ　））
　Ｕ　６０により設定されたゲインで増幅され、オフセ
ット制御回路５に入力される。オフセット制御回路５に
より最適なオフセットとなった再生（６号をピットレベ
ルデータ検出回路７０に送り。

ピットレベルデータ検出回路７０は、ピットの再生信号
の電圧レベルのデータをＭＰＵ６０に送る。

ビットレベルデータ検出回路７０は、第１１の実施例と
第１３の実施例において説明した、ゲインの評価のため
の手段の一部、すなわち、第１１の実施例におけるピッ
トの再生信号レベルをデジタルデータに変換するピット
部Ａ／Ｄ変換器６２、あるいは、高速Ａ／Ｄ変換器６３
とピットの再生信号のレベルを取り込むピント部ラッチ
回路６４、または、第１３の実施例における最小データ
検出手段により構成される。すでに、ピットレベルデー
タ検出回路７ｏの入力信号は、オフセット制御が行なね
れているので、ミラ一部の再生信号のレベルあるいは再
生＜ｆｉ号の最大値のデータは、既知であるため、ピッ
トの再生信号レベルあるいは再生信号の最小値のデータ
に基づき信号振幅を判定できる。ＭＰＵ６０は、信号振
幅が最適な値になるようにゲインを切り換える。

本実施例におけるＭ、　Ｐ　Ｕ　６０の処理は、第２８
図、第２９図に示した手順で行なわれる。ゲイン切換回
路２１のゲインを変えると、印加すべき最適オフセット
電圧も変るが、ゲイン切換回路２１の後段でオフセット
制御を行なっているため、常に最適値となる。

本実施例によれば、オフセット制御が行なわれた後に信
号振幅判定のためのデータを取り込むことにより、ミラ
一部の再生信号のレベルあるいは再生信号の最大値のデ
ータは既知とでき、ピットの再生信号レベルあるいは再
生信号の最小値のデータのみ得ることで、信号振幅を判
定できるので、回路が削減でき、また１判定も容易にな
るため、小型化、低価格化の効果がある。

第３６図および第３８図により、第１６の実施例を説明
する。本実施例は、ゲイン・オフセット制御回路６９の
一例であり、ゲインおよびオフセットをマイクロプロセ
ッサ６０により制御するものである。

本実施例によるゲイン・オフセット制御回路６９は、Ｍ
ＰＵ６０の制御により増幅率が変る増幅回路であるゲイ
ン切換回路２１と、ＭＰＵ６０が設定するデータに対応
する電圧をオフセット電圧としてオフセット加算回路５
１に与えるＤ／Ａ変換器６１と、ゲイン切換回路２１に
よりゲイン制御された再生信号にオフセット電圧を加え
た電圧を出力するオフセット加算回路５１と、オフセッ
ト加算回路５１の出力からミラ一部の再生信号のレベル
あるいは再生信号の最大値のデータ、および、ピットの
再生信号レベルあるいは再生信号の最小値のデータを取
り込むＡ／Ｄ変換器６７と。

ＭＰＵ６０とから構成される。

Ａ／Ｄ変換器６７は、第１１の実施例と第１３の実施例
において説明した。ゲインの評価のための手段、すなわ
ち、第１１の実施例（第２５図参照）におけるミラ一部
検出信号をタイミングとして増幅された再生信号の電圧
レベルをデータに変換するミラ一部Ａ／Ｄ変換器６２と
、ピット検出信号をタイミングとして増幅された再生信
号の電圧レベルをデータに変換するピットＡ／Ｄ変換器
６２あるいは高速Ａ／Ｄ変換器６３と、ミラ一部の再生
信号レベルのデータを取り込むミラ一部ラッチ回路６４
−１と、ピットの再生信号のレベルを取り込むピット部
ラッチ回路６４−２．または、第１３の実施例（第２７
図参照）における最小データ検出手段６５と、最大デー
タ検出手段６５とにより構成される。

本実施例におけるゲインおよびオフセットの制御手順の
一例を第３８図により説明する。第３８図における手順
では、ゲインを最大から最小に変え、ゲインの変更ごと
にオフセットを制御しなおすものである。

まず、ステップＳ５６で、ゲインの設定を最大にする。

ステップＳ５７で、オフセット制御を行なう。

この処理の詳細については、第７、第８、第９の実施例
に述べた通りである。

ステップ５５８で、オフセット制御においてエラーが発
生したか否か検査する。エラーが発生していればステッ
プＳ５９に進む。ステップＳ５９では、発生したエラー
がエラー２であるか検査し。

エラー２であればステップＳ６０に進む。エラー２以外
のとき、エラー１すなわち「（入力信号過小のため）オ
フセット制御不可能」であり、エラー３として異常終了
する。ゲインは、最大値から最小値に変化させており、
直前のゲインが過大と判定されたのちゲインを下げて、
オフセット制御を行ない、入力信号過小と判断している
ことから、適正なゲインがないとしている。

ステップＳ５９で、エラー２のときは、すなわち［（入
力信号過大のため）オフセット制御不可能」であるから
、ステップＳ６０で、設定しているゲインを検査し、最
小であればエラー２として異常終了する。つまり、最小
のゲインであるにもかかわらず入力信号過大のためオフ
セット制御不可能となったのであるから、「入力信号過
大のため制御不可能」と判断する。ステップＳ６０で、
ゲインが最小に設定されていなければ、ステップＳ６１
へ進み、ゲインを下げてステップＳ５７に戻り、再びオ
フセット制御を行なう。

一方、ステップＳ５７のオフセット制御でエラーが生じ
なかった場合は、ステップＳ６２へ進み、変数Ａに信号
振幅値を代入する。

ステップＳ６３で、変数Ａを検査し、基準値よりも大き
ければステップＳ６０へ進む。ステップＳ６０で、設定
しているゲインを検査し、最小であればエラー２として
異常終了する。つまり、最小のゲインであるにもかかわ
らず信号振幅が基準値よりも大となったのであるから、
「入力信号過大のため制御不可能Ｊと判断する。一方、
ステップＳ６０で、ゲインが最小に設定されていなけれ
ば、ステップＳ６１へ進み、ゲインを下げてステップＳ
５７に戻り、再びオフセット制御を行なう。

ステップＳ６３で、変数Ａが基準値以下であったときは
ステップ３６４に進む、ステップＳ６４で、今度は変数
Ａが基準値より小さいか否かを検査し、小さければステ
ップＳ６５へ進む。ステップＳ６５で、設定しているゲ
インを検査し、最小であればエラー１として異常終了す
る。つまり、最大のゲインであるにもかかわらず信号振
幅が基準値よりも小となったのであるから、「入力信号
過小のため制御不可能Ｊと判断する。ゲインが最小に設
定されていなければ、基準値に最も近いがゲイン設定の
分解能の全基準値に満たないゲイン設定であるので正常
に終了する。ステップＳ６４で、変数Ａが基準値より小
さくないとき、すでに！！ｉ準値より大きい場合をステ
ップ３６３で分岐しているので、変数Ａは基準値に一致
しており、正常に終了する。

本実施例によれば、一つのＭ　Ｐ　［Ｊ　６０でゲイン
・オフセット制御回路６９を実現できるので、回路規模
綿）」１、低価格化の効果がある。

第３７図、第３９図により第１７の実施例を説明する。

本実施例は、ゲイン・オフセット制御回路６９の一例で
あり、回路構成要素は、第１６の実施例と同じであるが
、回生信号に対し、まず、オフセット電圧を加算したの
ち、ゲインを切り換えている。

本実施例におけるゲイン・オフセット制御処理は、第１
６の実施例と同じく、第３８図に示す手順で行なうこと
ができる。さらに、本実施例のゲイン−・オフセット制
御回路６９では、第３９図に示す手順でもゲイン・オフ
セット制御処理を行なうことができる。

本実施例の回路構成では、ｊ■１生信号に対し、まず、
オフセット電圧を加算したのち、ゲインを切り換えてい
るので、−旦オフセット電圧を最適値に設定したのち、
ゲインを１．／Ｍにすると、ゲイン・オフセット制御回
路６９の出力としてのオフセットは、最適値の１／Ｍに
なってしまう、第３９図に示す処理手順は、ゲイン切換
回路２１が。

ＭＰＵ６０の設定により、増給率をｌ／Ｍずつ変えてい
くとき、オフセットをＭ倍することにより。

毎回オフセット制御を行なわずに、最適なオフセット電
圧を維持するものである。

この手順は、まず、ステップ８６６で、ゲインの設定を
最大にする。

ステップＳ６７で、オフセット制御を行なう。

この処理の詳細については、第７、第８．第９の実施例
に述べた通りである。

ステップ８６８で、オフセット制御においてエラーが発
生したか否か検査する。エラーが発生していればステッ
プＳ６９に進む、ステップＳ６９では、発生したエラー
がエラー２であるか否か検査し、エラー２であればステ
ップＳ７０に進む。

エラー２以外のとき、エラー１すなわち［（入力信号過
小のため）オフセット制御不可能」であり、エラー３と
して異常終了する。ゲインは、最大値から最小値に変化
させており、直前のゲインが過大と判定されたのち、ゲ
インを下げてオフセット制御を行ない、入力信号過小と
判断していることから、適正なゲインがない、としてい
る。

ステップＳ６９で、エラー２のときは、すなわち、「（
入力信号過大のため）オフセット制御不可能」であるか
ら、ステップＳ７０で、設定しているゲインを検査し、
最小であればエラー２として異常終了する。つまり、最
小のゲインであるにもかかわらず入力信号過大のためオ
フセット制御不可能となったのであるから、［入力信号
過大のため制御不可能」と判断する。ステップＳ７０で
、ゲインが最小に設定されていなければ、ステップＳ７
１へ進み、ゲインを１／Ｍにして、ステップＳ６７に戻
り、再びオフセット制御を行なう。

一方、ステップＳ６７のオフセット制御でエラーが生じ
なかった場合は、ステップＳ７２へ進む。

この段階でオフセット制御は終了している。ステップＳ
７２では、変数Ａに信号振幅値を代入する。

ステップ８７３で、変数Ａを検査し、基準値よりも大き
ければステップＳ７４へ進む。ステップＳ７４で、設定
しているゲインを検査し、最小であればエラー２として
異常終了する。つまり、最小のゲインであるにもかかわ
らず信号振幅が基準値よりも大となったのであるから、
「入力信号過大のため制御不可能」と判断する。一方、
ステップＳ７４で、ゲインが最小に設定されていなけれ
ば、ステップＳ７５へ進み、ゲインを１／Ｍにし、ステ
ップＳ７６で、オフセットをＭ倍に設定する。

ステップ８７６の処理により、オフセット電圧は、ステ
ップＳ７５でゲインが変った分補正される。ステップＳ
７６における処理の後、ステップＳ７２に戻り、信号振
幅が基準値以下になるまで。

このＳ７２→Ｓ７３→Ｓ７４→Ｓ７５→Ｓ７６のループ
を繰り返す。

ステップＳ７３で、変数Ａが基準値以下であったときは
、ステップ８７７に進む、このステップＳ７７で、今度
は、変数Ａが基準値より小さいか否かを検査し、小さけ
ればステップ５７８へ進む。

ステップＳ７８で、設定しているゲインを検査し、最小
であればエラー１として異常終了する。つまり、最大の
ゲインであるにもかかわらず信号振幅がＪＡ準値よりも
小となったのであるから、「人力信号過小のため制御不
可能」と判断する。ゲインが最小に設定されていなけれ
ば、基準値に最も近いが、ゲイン設定の分解能の分、基
準値に満たないゲイン設定であるので、正常に終了する
。一方、ステップＳ７８で、変数へが基準値より小さく
ないとき、すでに基準値より大きい場合をステップＳ７
３で分岐しているので、変数Ａは基準値に一致しており
、正常に終了する。

本実施例によれば、オフセット制御を一度行なえば、そ
の後行なうことなくゲインとオフセットの制御ができる
ので、処理速度向上の効果がある。

なお１以上に述べた実施例においては、すべて信号記録
媒体として光ディスクを例にして説明を行なったが、本
発明は、信号記録媒体として光ディスクだけを対象とし
たものではなく、光メモリカードなどの光学的に情報を
再生することのできる情報記憶媒体から情報を再生する
情報再生装置に適用できることは明らかである。

また１以上の実施例で説明した内容の構成をもつ電子回
路およびソフトウェアをＩＣ化する場合には１回路部品
数の低減、回路基板面積の低減、回路の信頼性の向上を
図ることが可能である。

さらに、以上の実施例で説明した内容の構成を部に組み
込んだ構成にすることにより、さらに、回路部品数の低
減、回路基板面積の低減、回路の信頼性の向上を図るこ
とも可能である。また、このような機能を有するアナロ
グ／デジタルコンパ化させることにより、広い範囲の入
力信号に対してアナログ／デジタル変換することができ
るという特徴をもつ。

この他、本発明におけるオフセットレベルの制御は、上
記各実施例の態様に限らず１例えば、ペデスタルクラン
プを用いた他の態様によっても可能であり、本発明は、
それらにも広く適用されるものである。

［発明の効果コ 本発明によれば、レーザ光の光量を変化させることなく
、信号処理回路に入力される信号の振幅やオフセットレ
ベルを最適にすることができるため、記録情報の消失や
、誤記録などのレーザ光量を増加させた場合に起こる可
能性のある問題を解消することができ、また、信号を再
生する際のエラーレートを低くすることができるため、
情報の信頼性の向上を図ることができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明第１の実施例を構成するオフセット制御
回路およびゲイン制御回路のブロック図。 第２図は第１の実施例を構成するゲイン制御回路のブロ
ック図、第３図は上記ゲイン制御回路を構成するゲイン
切り換え回路のブロック図、第４図は上記ゲイン制御回
路を構成するゲイン制御信号発生回路のブロック図、第
５図は第１の実施例を構成するオフセット制御回路のブ
ロック図、第６図は上記オフセット制御回路を構成する
オフセット加算回路のブロック図、第７図は上記オフセ
ット制御回路を構成するオフセット制御信号発生回路の
ブロック図、第８図は第２の実施例を構成するゲイン切
り換え回路のブロック図、第９図は第２の実施例を構成
するゲイン制御信号発生回路のブロック図、第１０図は
第３の実施例を構成するオフセット加算回路のブロック
図、第１１図は第４の実施例を構成するゲイン制御信号
発生回路のブロック図、第１２図は第５の実施例を構成
するオフセット制御回路およびゲイン制御回路のブロッ
ク図、第１７３図は第６の実施例を構成するオフセット
制御回路およびゲイン制御回路のブロック図、第１４図
はサンプルド・フォーマットディスクのピントおよび追
記部、再生信号等を模式的に示す波形図、第１５図はミ
ラ一部およびピット検出回路のブロック図、第１６図は
第７の実施例を構成するオフセット制御回路のブロック
図、第１７図は第８の実施例を構成するオフセット制御
回路のブロック図、第１８図は第１０の実施例を構成す
るオフセット制御回路のブロック図、第１９図は第７の
実施例によるオフセット制御回路の流れを示すフローチ
ャート、第２０．２１図は第９の実施例を構成するオフ
セット制御回路のブロック図、第２２図は第９の実施例
によるオフセット制御回路の最大値処理の流れを示すフ
ローチャート、第２３図は第１０の実施例によるオフセ
ット制御回路の処理の流れを示すフローチャート。 第２４図は第１０の実施例によるオフセット制御回路の
作用を示す波形図、第２５．２６図は第１１の実施例を
構成するゲイン制御回路のブロック図、第２７．３１図
は第１３の実施例を構成するゲイン制御回路のブロック
図、第２８図は第１１の実施例によるゲイン制御回路の
流れを示すフローチャート、第２９図は第１２の実施例
によるゲイン制御回路の流れを示すフローチャート、第
；３０図は第１１−の実施例によるゲイン制御回路の振
幅値処理の詳細を示すフローチャート、第３２図は第１
３の実施例によるゲイン制御回路の最大値、最小値処理
の流れを示すフローチャート、第３３゜３４図は第１４
の実施例を構成するオフセット制御回路およびゲイン制
御＠路のブロック図、第３５図は第１５の実施例を構成
するオフセット制御回路およびゲイン制御回路のブロッ
ク図、第３６図は第１６の実施例を構成するオフセット
制御回路およびゲイン制御回路のブロック図、第３７図
は第１７の実施例を構成するオフセット制御回路および
ゲイン制御回路のブロック図、第３８図は第１６の実施
例によるオフセット制御回路およびゲイン制御回路の制
御の流れを示すフローチャート、第３９図は第１７の実
施例によるオフセット制御回路およびゲイン制御回路の
制御の流れを示すフローチャートである。 １・・・光ディスク、２・・・光ヘッド、３・・・Ｉ−
Ｖ変換回路、４・・・ゲイン制御回路、５・・・オフセ
ット制御回路、６・・・信号処理回路、７・・・ピット
検出信号、８・・・ミラ一部検出信号、９・・・再生信
号、２１・・・ゲイン切り換え回路、２２・・・ゲイン
制御信号発生回路、２３・・・レベル差検出用信号、２
４・・・ゲイン制御信号、４１・・・Ｖｍ検出回路、４
２・・・Ｖｐ検出回路、４５・・・差動増＃ａ器、４Ｇ
・・・コンパレータ、４１０・・・アップダウンカウン
タ、５１・・オフセット加算回路、５２・・・オフセッ
ト制御信号発生回路、５３・・・オフセット制御信号、
５４・・・オフセットレベル検出用信号、７１・・・Ｖ
ｍ’検出回路、７３・・ローパスフィルタ、７４・・・
差動増幅器、８１・・・電圧制御増幅器、９１１・・・
ディジタル／アナログ変換器、１００・・・コンデンサ
、１１１・・・Ｖｍ検出回路、１１２・・Ｖｐ検出回路
、１１４・・・リセットパルス発生回路、６０・・・Ｍ
ＰＵ、６１・・・ディジタル／アナログ変換器、６２・
・・アナログ／ディジタル変換器。 ト 一曵 ＼、ざ 一ノ 代理人　弁理士　ノ」）川　勝　男 第ｌの ゐ２０ ｃｍｚ）Ｊ噛？す二Ｍ７ ミラー鋳千針と４号８ 男５凶 晃 区 Ｆ ミラー審）卆鉢上信テε 幻シ４（卿ル９性の陸！２ 晃Ｂ口 ト、 ケ’Ｉン１？１ｍｎｆ２−ｔ ゐヲ凶 晃４０ 晃６図 第乙呂 易７０口 Ｌ−−−−−−−−ｗ−−−−−−−−−−−Ｊゝオフ
セ＋＃ｊユ騨Ｓ＞ら５／、ｂご、 巧−７Ｖ＋１制代り’Ｍ！５ 晃／１区 発ノ２　口 Ｌ−一一一−−−−−−−−−−−−。 見／７区 晃／７凶 晃２θ区 Ｌ−一一−−−−−−−−−−−− 沁２２妬 晃２ｊＩ！１ 晃２６区 第２７国 晃３ｏ圀 σｂ も３３囚 第ｊ４０ 為す、ｓ口 発５１目 男、５２０ 晃５ｂ圀 第、５８０ Ｃ５ ｄつ 第３Ｃ７口 σ士Ｄ σ亡Ｄ

Claims (1)

1. 【特許請求の範囲】 １、信号が記録された光ディスクに光ビームを照射し、
   記録されている情報に応じて変調された信号光を受光し
   、該信号光の変化を電流信号に変換する光ヘッドと、該
   光ヘッドの出力電流信号を電圧信号に変換する電流電圧
   変換回路とを有する情報再生装置において、それ自身の
   出力を検出してオフセット検出信号とし、該オフセット
   検出信号と基準値とから設定したオフセット量により被
   制御信号のオフセット制御を行なうオフセット制御回路
   を備え、上記電流電圧変換回路の出力信号の直流オフセ
   ットレベルを制御する構成としたことを特徴とする情報
   再生装置。 ２、信号が記録された光ディスクに光ビームを照射し、
   記録されている情報に応じて変調された信号光を受光し
   、該信号光の変化を電流信号に変換する光ヘッドと、該
   光ヘッドの出力電流信号を電圧信号に変換する電流電圧
   変換回路とを有する情報再生装置において、それ自身の
   出力を検出して振幅検出信号とし、該振幅検出信号と基
   準値とから設定したゲイン制御量により被制御信号のゲ
   イン制御を行なうゲイン制御回路を備え、上記電流電圧
   変換回路の出力信号の信号振幅を制御する構成としたこ
   とを特徴とする情報再生装置。 ３、信号が記録された光ディスクに光ビームを照射し、
   記録されている情報に応じて変調された信号光を受光し
   、該信号光の変化を電流信号に変換する光ヘッドと、該
   光ヘッドの出力電流信号を電圧信号に変換する電流電圧
   変換回路とを有する情報再生装置において、それ自身の
   出力を検出して振幅検出信号とし、該振幅検出信号と基
   準値とから設定したゲイン制御量により被制御信号のゲ
   イン制御を行なうゲイン制御回路と、 上記ゲイン制御回路の出力を検出してオフセット検出信
   号とし、該オフセット検出信号と基準値とから設定した
   オフセット量により被制御信号のオフセット制御を行な
   うオフセット制御回路とを備え、 上記電流電圧変換回路の出力信号の直流オフセットレベ
   ルを制御すると共に、上記オフセット制御回路の出力信
   号の振幅を制御する構成としたことを特徴とする情報再
   生装置。 ４、信号が記録された光ディスクに光ビームを照射し、
   記録されている情報に応じて変調された信号光を受光し
   、該信号光の変化を電流信号に変換する光ヘッドと、該
   光ヘッドの出力電流信号を電圧信号に変換する電流電圧
   変換回路とを有する情報再生装置において、それ自身の
   出力を検出してオフセット検出信号とし、該オフセット
   検出信号と基準値とから設定したオフセット量により被
   制御信号のオフセット制御を行なうオフセット制御回路
   と、上記オフセット制御回路の出力を検出して振幅検出
   信号とし、該振幅検出信号と基準値とから設定したゲイ
   ン制御量により被制御信号のゲイン制御を行なうゲイン
   制御回路とを備え、上記電流電圧変換回路の出力信号の
   信号振幅を制御すると共に、上記ゲイン制御回路の出力
   信号のオフセットレベルを制御する構成としたことを特
   徴とする情報再生装置。 ５、信号が記録された光ディスクに光ビームを照射し、
   記録されている情報に応じて変調された信号光を受光し
   、該信号光の変化を電流信号に変換する光ヘッドと、該
   光ヘッドの出力電流信号を電圧信号に変換する電流電圧
   変換回路とを有する情報再生装置において、それ自身の
   出力を検出して振幅検出信号とし、該振幅検出信号と基
   準値とから設定したゲインの制御量により被制御信号の
   ゲイン制御を行なうゲイン制御回路と、 それ自身の出力を検出してオフセット検出信号とし、該
   オフセット検出信号と基準値とから設定したオフセット
   量により被制御信号のオフセット制御を行なうオフセッ
   ト制御回路とを備え、 上記電流電圧変換回路の出力信号の直流オフセットレベ
   ルを制御すると共に、上記オフセット制御回路の出力信
   号の振幅を制御する構成としたことを特徴とする情報再
   生装置。 ６、信号が記録された光ディスクに光ビームを照射し、
   記録されている情報に応じて変調された信号光を受光し
   、該信号光の変化を電流信号に変換する光ヘッドと、該
   光ヘッドの出力電流信号を電圧信号に変換する電流電圧
   変換回路とを有する情報再生装置において、それ自身の
   出力を検出してオフセット検出信号とし、該オフセット
   検出信号と基準値とから設定したオフセット量により被
   制御信号のオフセット制御を行なうオフセット制御回路
   と、それ自身の出力を検出して振幅検出信号とし、該振
   幅検出信号と基準値とから設定したゲインの制御量によ
   り被制御信号のゲイン制御を行なうゲイン制御回路とを
   備え、 上記電流電圧変換回路の出力信号の信号振幅を制御する
   と共に、上記ゲイン制御回路の出力信号のオフセットレ
   ベルを制御する構成としたことを特徴とする情報再生装
   置。 ７、上記オフセット制御回路は、 タイミング信号により定められる特定のタイミングにお
   けるオフセット検出信号のレベルと基準値とを比較し、
   比較結果に対応したオフセット量を定めるオフセット制
   御信号を発生するオフセット制御信号発生回路と、 被制御信号に上記オフセット制御信号により定まるオフ
   セット量を加算してオフセット制御された信号を出力す
   るオフセット加算回路とを備えて構成されるものである
   請求項１、３、４、５または６記載の情報再生装置。 ８、上記ゲイン制御回路は、 二つのタイミング信号により定められる特定の２以上の
   異なるタイミングにおける振幅検出信号のレベル差から
   なる振幅レベルと基準値と比較し、比較結果に対応した
   ゲイン制御量を定めるゲイン制御信号を発生するゲイン
   制御信号発生回路と、 被制御信号を上記ゲイン制御信号により定まるゲイン制
   御量に対応して増幅することにより振幅制御された信号
   を出力するゲイン切り換え回路とを備えて構成されるも
   のである請求項２、３、４、５または６記載の情報再生
   装置。 ９、上記タイミング信号が、情報記憶媒体上に設定され
   た情報記憶フォーマットにおいて、情報を記録する領域
   以外の特定の領域から信号を再生していることを示す信
   号である請求項７記載の情報再生装置。 １０、上記タイミング信号が、情報記憶媒体上に設定さ
   れた情報記憶フォーマットにおいて、情報を記録する領
   域以外の特定の領域から信号を再生していることを示す
   信号である請求項８記載の情報再生装置。 １１、上記オフセット加算回路は、被制御信号の直流成
   分を阻止するハイパスフィルタを有して、その出力のオ
   フセットレベルが被制御信号のオフセットレベルに依存
   しない構成としたものである請求項７記載の情報再生装
   置。