JPH0298163A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0298163A
JPH0298163A JP1156634A JP15663489A JPH0298163A JP H0298163 A JPH0298163 A JP H0298163A JP 1156634 A JP1156634 A JP 1156634A JP 15663489 A JP15663489 A JP 15663489A JP H0298163 A JPH0298163 A JP H0298163A
Authority
JP
Japan
Prior art keywords
layer
cap
sealing
sealing layer
slot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1156634A
Other languages
English (en)
Other versions
JP2557982B2 (ja
Inventor
Thawatchai Tatsanakit
タワトチャイ タトサナキット
Thana Amnatsing
ターナ アムナトシング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH0298163A publication Critical patent/JPH0298163A/ja
Application granted granted Critical
Publication of JP2557982B2 publication Critical patent/JP2557982B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、パッケージの底構造部が、セラミック底、底
に隣接する底密封層、底密封層を通過する底キャビティ
内で底に取付けられた半導体ダイス、底の反対側の底密
封層に隣接して、底の外側境界を越で延びる複数の電気
導体、およびダイスに導体を電気的に接続する手段を有
し、パッケージのキャップ構造部が、前記パッケージの
底構造部に密封されていて、前記キャップ構造部が、セ
ラミック キャップと、キャップに隣接するキャップ密
封層と、キャップ密封層を通過するキャップ キャビテ
ィとを有する半導体装置を製造方法で、(a)構造部を
密封層と導体とに沿って接触させることにより一緒に溶
融し、構造部を加熱して、密封層の材料が容易に流れる
のに充分な温度であるが、底、ダイス、導体および接続
手段を著しく溶融したり軟化させたりするに充分でない
温度とするステップと、(blでき上った構造部を冷却
して、密封層を単一層に硬化させる゛に充分な低温にし
て、その単一層から導体が突出するようにするステップ
とからなる方法に関するものである。
半導体ダイスは、セラミック パッケージ内に密封され
て、ダイスを外界における腐食性素子、主として湿気か
ら保護されている。図1aおよびibは、半導体装置用
二重イン ライン セラミック パッケージの底構造部
10が、通常の密封技術により、パッケージのキャップ
構造部12に如何にして密封されているかを示している
。構造部lOおよび12は、図1aに示されるように、
初めには分離されている。
底構造部10は、平らな下表面を持つ方形セラミック底
14で作られている。電気的絶縁底密封層I6は、底I
4の上表面に載っている。方角底キャビティは密封層1
6を通過して、途中まで底14内に延びている。図1a
には示されていないが、N16の内部側方境界は、キャ
ビティに沿って、底14の内壁から少し戻るように凹ま
されている。半導体集積回路ダイス18はペース キャ
ビティ内で底14に取付けられている。
デジタル パターンに配置された、電気導体のグループ
20は、その上表面に沿って密封層16の中に部分的に
沈められている。各導体20は、底14と層16との外
側境界を越えて延びている。
導体20は、層16の2つの長い外側に沿って対称的に
下方に曲げられる。密封作業のこの点において、導体2
0の外端は、図示されていない導体枠に通常接続される
。電気的接合ワイヤ22の対応するグループは、それぞ
れ導体20を接続して、ダイス18のパッドに接合する
キャップ構造部12は、平らな上表面を持つ方形セラミ
ック キャップ24の上に心出しされる。
キャップ24は、底14とほぼ同じ長さおよび幅を持っ
ている。電気的絶縁密封層26は、キャップ24の下表
面に載っている。方形キャップ キャビティは、キャッ
プ密封層26を通過し、途中でキャップ24内に延びて
いる。キャップ キャビティは、底キャビティより幾分
側方寸法が大きいが、直立方向では、ペース キャビテ
ィに並んでいて、2つのキャビティは、パッケージが密
封されると、合成したダイス キャビティを形成する。
成分14および16に関しては、同様に図1aに示され
ていないが、層26の内側境界が、キャップ キャビテ
ィに沿ってキャップ24の内壁から少しもどって凹まさ
れている。
密封層16および26は、軟化点が比較的低いガラスで
できている。軟化点は、密封ガラスが容易に流れ始める
温度に近い。特に、密封ガラスは、何れの成分14.1
8.20.22および24が溶け、または軟化始める温
度より著しく低い温度で軟化する。
構造部10および12を一緒に密封するためには、それ
らは図1aに示されるように先ず一緒にされ(但し、底
構造部10は通常は上方に)、密封層16および26と
、導体20とに沿って接触させられる。構造部10およ
び12は、そのとき適当な温度に加熱されて、密封ガラ
スが流れるようにされるが、他の装置成分を著しく溶か
したり、軟化させるには至らないようにする。
構造部10および12は、これにより層16および26
と、導体20とに沿って一緒に溶融する。
最終ステップは、でき上った構造部を室温まで下げるよ
うに冷却することである。密封層16および26は硬化
して、単一のガラス層28になる。
導線20は、図1bに示されるように層28から突出す
る。図1b中のダッシュを付けた。vi130は、密封
インターフェースを示し、こ\で1)6と26とが互い
に出会っている。
前記の処理についての1つの困難は、空気泡(またはポ
ケット)が、しばしば、密封作業の間に、インターフェ
ース30に沿って、ガラス層28中に生じる。空気泡は
、導体20の間の領域に起こる。隣接する導体20の間
の最大の領域は、それぞれ、[28の短かい外側と、ダ
イス キャビティの最も近い境界との間にある2つの方
形端区間に生じる。結局、最大の泡は端区間に生じる。
図1aにおける領域32は、大きい空気ポケットに対す
る典型的の場所を示している。
空気泡は、パフケージの機械的強度を減らし、処理、は
め込み、および熱的サイクルの間に、密封ガラス28の
中にクランクが生じ易くする。図1bにおける項34は
、図1a中の領域32に形成された空気泡に起因する典
型的なりラックに対する位置を示す。クラックは漏れを
起すようになる・・・すなわち、ダイス キャビティか
らパンケージの外側へのチャンネルとなる。密封の欠損
の結果として、湿気がパッケージに入り、結局は装置の
故障を生じる。
日本特許公報(公開) 53 39859.5udu。
は、キャップ密封層26を生じることによる漏れの問題
を調べて、その層が、最大空気ポケットの生じる領域に
おいて厚くすることにしている。
しかしながら、5uduoの調査は、2つの選択できる
様相の一方において不都合である。若し層26が最大空
気ポケットに対する位置における正規の厚さのものであ
るが、残りの領域において正規のものより薄ければ、密
封の完全性が、薄い領域において著しく減少する。逆に
若し層26が、最大の泡に対する位置において正規のも
のより厚く、外に正規の厚さの層があれば、幾らか製造
時間を足す必要がある。
本発明は、泡発生を著しく減少させる。これにより、パ
ッケージは、上述の先行する基本密封技術におけるより
も著しく良好に、環境により生じるストレスに耐えるこ
とができる0本発明は、5udu。
の何れかの欠点を生じさせることなく、漏れの問題を解
決する。
本発明によれば、密封層の特定されたものに、特定され
た層の外側境界に沿って位置させられて、なるべくはそ
の層を通ってキャビティから間隔を置いて配置された内
部位置に、内部側方に延びる、1つまたはそれ以上の排
気スロットが設けられる。
各排気スロットは、少なくとも途中で、特定された層の
厚さを通過する。都合のよい例では、特定された層がキ
ャップ密封層である。各スロットは、最大の幅が特定さ
れた層の外側境界に沿っているくさびとして作られるこ
とが最適である。
前述のやり方で作られた特定された層により、底および
キャップ構造部は、密封層と導体とに沿って一緒に溶隔
される。このことは、2つの構造部を適当に接触させ、
それらを加熱して、密封層の材料が容易に流れさせられ
るが、他の装置酸を著しく溶かすか、または軟化させる
には不充分な温度とすることにより行われる。排気スロ
ットは、溶融ステップの間、空気が逃げられるようにす
る。
このことは、密封インターフェースに沿って泡の生じる
ことを著しく妨げる。密封材料は熔融ステップの間、液
状となるので、構造部が一緒に溶融されると共に、排気
スロットは平たくなり、消失する。密封作業は、装置を
冷却して、導体が突出する単一層になるように密封層を
硬化させるに充分な温度とすることにより完了させられ
る。
以下、本発明をその実施例について図面により説明する
同じ参照番号は、実施例の図面および説明において、同
じまたは類似の項を表わすために使用されている。
図23および2bは、半導体装置に対する二重イン・ラ
イン セラミック パッケージの底構造部10を、パッ
ケージのキャップ構部に密封するときに、排気スロット
36のグループが如何に使用されているかの例を示して
いる。
図2aは、スロット36が作られた後であるが、構造部
10および12が一緒に溶融される前の状態を示してい
る。
排気スロット36を除いては、図2a中の底構造部10
は、セラミック底14、底密封層16、半導体ダイス1
8、電気導体28および接合ワイヤ22からなり、それ
らは上述および図1aに示されたと同じに構成され配置
されているが、図2aにおけるキャップ構造部12はセ
ラミック キャップ24と、キャップ密封層26とから
なり、それらは上述および図1aに示されたように構成
され、配置されている。密封層16および26は再びガ
ラスと共に形成されるが、このガラスは、他の何れの成
分も溶け、または軟化し始める温度より著しく低い温度
において軟化する。図2aにおける底およびキャップ 
キャビティは、図1aにおける寸法と同じである。
排気スロット36は、密封層16および26の中の特定
のものに設けられている。本例においては、特定された
層はN26(キャップ構造部12の中)である。導体2
0のパターンは、スロット36が何処におかれるかを制
限しないので、これは都合のよい場合である。
各排気スロット36は、キャップ密封層26の外側境界
に沿って配置され、キャップ キャビティから間隔を置
いて配置された内部位置に向って側部内方に延びている
。特に、スロット36は、最大空気泡が先行技術の二重
イン・ライン セラミック パッケージの密封がガラス
中に生じ易い両端区間の外側境界に沿って配置されてい
る。少なくとも1つのスロット36は、1i26の短か
い各外側に沿っであると都合がよい。
スロット36は、図23に示された例においては、途中
で層26を通って延びている。しかしながら、N26の
厚さに従って、スロット36は全部を通過してもよい。
各スロット36は、層26の外側境界に沿って最大の幅
を持つくさびの形に作られると都合がよい。
そのように作られたスロット36を持っていて、構造部
lOおよび12は、それらを図23に示されるように一
緒に並べ(底構造部10の上に)、密封層16および2
6と導体20とに沿って接触させ、それからパッケージ
を加熱して、密封ガラスが流れるようにするが、装置の
他の成分が著しく溶けたり軟化しない温度にすることに
より、緒に溶融される。溶融ステップは、通常のコンベ
ア・ベルト配列機構を使用して炉内で行われる。
溶融処理の間に、ステップ36は、先行の基本技術によ
って密封されたセラミック パッケージにおいて空気ポ
ケットが生じた密封インター フェース30に沿う領域
から空気が逃げられるようにする。このことは、泡の形
成の量を著しく減少させる。大きい泡は、パッケージの
端区間におけるインターフェース30に沿って作られな
い。層16と26とが一緒になるので、ガラスの液状の
性質は、スロット36が平たくなって、消失できるよう
にする。スロット36に使用されたくさび形状は、密封
ガラスが内側から外側ガラス境界へ動くようにさせるこ
とにより、平たくなるのを容易にしている。
次に、パッケージは炉から取除かれ、密封を完了するよ
うに室温にまで冷却ささる。層16および26は、再び
硬化して図2bに示されるように単一ガラス層28とな
る。排気スロット36を使用すことと、大きい空気泡を
続いて無くすことにより、クラッテ(図1bに項34に
より示されているようなもの)は、続く処理、つめ込み
および熱サイクルの間にガラス層28には殆ど生じない
都合のよい実施形態において、底14およびキャップ2
4を作るのに使用されたセラミックは、はN’ 90%
アルミナである。底14の厚さは約2Uである。底キャ
ビティは、ウェファの寸法に従って底14の中へ約0.
5能入り込む。キャップ24の厚さは約1.5 ++n
である。キャップ キャビティは、キャップ24の中へ
約0.5 w入り込む。
導体24は合金24 (40−43%ニッケルおよび残
り鉄)で作られ、厚さは250μmである。
層16および26はイワキT187ガラス(55−60
%酸化鉛および15−20%酸化錫を含む)からなる。
T187の軟化点は340−345℃である。構造部1
0および12は、溶融ステップの間、約440℃に加熱
される。
各密封層16および26は、幾つかの、典型的には4つ
の個別選択沈積ステップを使用するシルク・スクリーン
印刷処理により300−500μmに作られると都合が
よい。図3a−3cは、如何にスロット36が層26中
に形成されるかを示している。始動点はキャップ24で
、その中にはキャップ キャビティの始まりが既に存在
している。図3a参照。図3aのキャップ24の直立配
置は、図2aに示されたものから反転されている。
キャップ キャビティに対する位置においてブロック材
料を持つシルク スクリーン(図示されていない)を使
用して、粉末にされたガラス、接着材および溶媒の液状
混合物は、キャップ24の上に選択的に沈積されて、第
1の副層38を形成する。図3bはこの点における構造
を示している。
沈積は通常2つまたは3つの選択・沈積ステップと、1
つの乾燥ステップとを持つ。
キャップ キャビティとスロット36とに対する位置に
おいてブロック材領域を持つ他のシルクスクリーン(図
示されていない)を使用して、ガラス混合物の第2の副
層40が、第1の副層38の上に選択的に沈積される。
第2の沈積は通常1つまたは2つの沈積ステップと、1
つの乾燥ステップとを持っている。それから構造部は、
うわ薬をかけられて、副層38および40を密封層26
に変換する。キャップ キャビティに沿ってキャップ2
4の内側壁から層26の内部境界を凹ませて戻すことは
、図30に図示されている。
はり同じ厚さの密封ガラスが、各選択沈積ステップにお
いて沈積される。結局、排気スロット36の厚さ(また
は高さ)は、本例の層26の厚さの半分より小さいか、
または等しい。1i26の外側境界に沿うスロット幅(
すなわち最大スロット幅)は約2重曹である。スロット
36は側方に延びて層26の中へ約4鶴入り込む。
スロット36に、くさび以外の形を使用してもよい。使
用されたスロットの数、およびそれらが形作られた方法
は、パッケージの形状による。例えば、図4は、大体一
定の幅の溝としてそれぞれ形作られた8つの排気スロッ
ト36があるキャップ構造部12の代案を示している。
本発明は、特別な実施形態について記載されているが、
この記載は図示を目的とするものであって、以下の特許
請求の範囲に述べられた発明の範囲を限定するものでは
ない。例えば、本発明は二重イン・ライン型以外のパッ
ケージにも使用できる。排気スロットは、キャップ密封
層でなく、底冷却層内に設けられてもよい。さらに排気
スロットは、両層に設けられてもよい。
密封層はスクリーン印刷以外の技術により作られてもよ
い。層は低い融点または軟化点を持つプラスチックでで
きていてもよい。もし導体(必要ならば、接合ワイヤ)
に適当な電気絶縁を設けられていれば、密封層は、はん
だのような、導電材でできていてもよい。種々の変形お
よび応用は、本発明の範囲および精神を逸脱することな
く当業者により行われ得る。
【図面の簡単な説明】
図1aおよびlbは、先行技術の密封作業の溶融ステッ
プの始めおよび終りにおけるセラミックパッケージの二
重イン・ライン半導体装置の斜視図であり、 図2aおよび2bは、本発明による密封作業の溶融ステ
ップの始めおよび終りにおけるセラミック バフケージ
の二重イン・ライン半導体装置の斜視図であり、 図3a、3bおよび3cは、図2aのキャップ構造部に
排気スロットを作るためのステップの都合のよいステッ
プを示す斜視図であり、図4は、本発明による排気スロ
ットを設けられたキャップ構造部の別の形の斜視図であ
る。 10・・・底構造部、12・・・−トヤソプ構造部、1
4・・・セラミック底、16・・・密封層、18・・・
ダイス、20・・・導体、22・・・ワイヤ、24・・
・キャップ、26・・・密封層、28・・・ガラス層、
30・・・インターフェース、36・・・排気スロット
、38・・・副層、40・・・副層。

Claims (10)

    【特許請求の範囲】
  1. (1)パッケージの底構造部が、セラミック底、底に隣
    接する底密封層、底密封層を通過する底キャビティ内で
    底に取付けられた半導体ダイス、底の反対側の底密封層
    に隣接して、底の外側境界を越えて延びる複数の電気導
    体、およびダイスに導体を電気的に接続する手段を有し
    、パッケージのキャップ構造部が、前記パッケージの底
    構造部に密封されていて、前記キャップ構造部が、セラ
    ミックキャップと、キャップに隣接するキャップ密封層
    と、キャップ密封層を通過するキャップキャビティとを
    有する半導体装置を製造する方法で、(a)構造部を密
    封層と導体とに沿って接触させることにより一緒に溶融
    し、構造部を加熱して、密封層の材料が容易に流れるの
    に充分な温度であるが、底、ダイス、導体および接続手
    段を著しく溶融したり軟化させたりするに充分でない温
    度とするステップと、(b)でき上った構造部を冷却し
    、密封層を単一層に硬化させるに充分な温度にして、そ
    の単一層から導体が突出するようにするステップとから
    なる製造方法において、溶融ステップの前に、密封層の
    特定のものに、特定の層の外側境界に沿って配置され、
    側部内方に延びる少くとも1つの排気スロットを設け、
    各スロットが少くとも途中で特定の層の厚さを通過する
    ようにすることを特徴とする、半導体装置の製造方法。
  2. (2)特定の層がキャップ密封層であることを特徴とす
    る、特許請求の範囲第(1)項記載の方法。
  3. (3)排気スロットを設けるステップは、(a)キャッ
    プ上で、キャップキャビティの位置でない場所に、ガラ
    ス含有物の第1の副層を選択的に沈積させるステップと
    、(b)第1の副層上で、キャップキャビティと各スロ
    ットの位置でない場所に、ガラス含有物の第2の副層を
    選択的に沈積させるステップとを含むことを特徴とする
    、特許請求の範囲第(2)項記載の方法。
  4. (4)各スロットは側方にくさび状に形成され、その最
    大の幅は特定の層の外側境界に沿っていることを特徴と
    する、特許請求の範囲第(1)項記載の方法。
  5. (5)各スロットは特定の層内で、その層を通ってキャ
    ビティから間隔を置いて配置された内部位置へ側方に延
    びていることを特徴とする、特許請求の範囲第(1)項
    記載の方法。
  6. (6)特定の層はキャップ密封層であることを特徴とす
    る、特許請求の範囲第(1)項記載の方法。
  7. (7)各密封層が環状の方形であって、1対の向合った
    長い外側部と、1対の向合った短かい外側部とを持ち、
    導体はその長い外側部に沿って底密封層の外側境界を越
    えて延び、各密封層は、短かい外側部の間に延びる密封
    層の部分により形成された1対の方形端区間と、密封層
    を通るキャビティの最も近い対応する境界とを持ってい
    て、少なくとも1つの排気スロットが、特定の層の各端
    区間の外側境界に沿って位置させられていることを特徴
    とする、特許請求の範囲第(1)項記載の方法。
  8. (8)少なくとも1つの排気スロットが、特定の層の短
    かい外側部の各々に沿って位置させられていることを特
    徴とする、特許請求の範囲第(7)項記載の方法。
  9. (9)各スロットがほぼくさび状に形成され、その最大
    幅が、特定の層の外側境界に沿っていることを特徴とす
    る、特許請求の範囲第(7)項記載の方法。
  10. (10)各スロットが、特定の層内で、層を通ってキャ
    ビティから間隔を置いて離された内部位置へ側方に延び
    ていることを特徴とする、特許請求の範囲第(9)項記
    載の方法。
JP1156634A 1988-06-22 1989-06-19 半導体デバイスの製造方法 Expired - Fee Related JP2557982B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US21005188A 1988-06-22 1988-06-22
US210051 1988-06-22

Publications (2)

Publication Number Publication Date
JPH0298163A true JPH0298163A (ja) 1990-04-10
JP2557982B2 JP2557982B2 (ja) 1996-11-27

Family

ID=22781405

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1156634A Expired - Fee Related JP2557982B2 (ja) 1988-06-22 1989-06-19 半導体デバイスの製造方法

Country Status (2)

Country Link
EP (1) EP0347991A3 (ja)
JP (1) JP2557982B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6773964B2 (en) * 2002-09-30 2004-08-10 Koninklijke Philips Electronics N.V. Integrated circuit package including sealed gaps and prevention of vapor induced failures and method of manufacturing the same
CN108615715A (zh) * 2018-07-11 2018-10-02 日月光半导体(昆山)有限公司 半导体封装件及其使用的导线框架条

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5339859A (en) * 1976-09-24 1978-04-12 Hitachi Ltd Package
JPS5932156A (ja) * 1982-08-16 1984-02-21 Hitachi Ltd 半導体装置のキヤツプ取付構造
JPS59124146A (ja) * 1982-12-29 1984-07-18 Nec Corp 硝子封止半導体装置の製造方法
JPS60117644A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2557982B2 (ja) 1996-11-27
EP0347991A2 (en) 1989-12-27
EP0347991A3 (en) 1990-08-01

Similar Documents

Publication Publication Date Title
JPH041503B2 (ja)
US3512254A (en) Method of making an electrical device
JPH03503342A (ja) 半導体装置パッケージ及びその製造方法
US3335336A (en) Glass sealed ceramic housings for semiconductor devices
US5059558A (en) Use of venting slots to improve hermetic seal for semiconductor dice housed in ceramic packages
JPH0298163A (ja) 半導体装置の製造方法
JPS6159862A (ja) 半導体装置
JPH0447461B2 (ja)
JPS6389313A (ja) 電子部品の金型樹脂成形法
JP3234614B2 (ja) 半導体装置及びその製造方法
JPH0472750A (ja) ガラス封止型半導体装置
JPH09293799A (ja) 半導体集積回路パッケージ及びその製造方法
JP2818506B2 (ja) 電子部品収納用パッケージの製造方法
JPS63178548A (ja) 電子部品用パツケ−ジとその製造方法
JPH0332048A (ja) 半導体装置
JPH10303227A (ja) 半導体パッケージ及びその製造方法
JPS5949695B2 (ja) ガラス封止半導体装置の製法
JP3045940B2 (ja) 半導体装置およびその製造方法
JPS60123044A (ja) 半導体装置
JPH0415942A (ja) 半導体装置
JP3037234B2 (ja) 半導体装置の製造方法
US5237206A (en) Low-melting point glass sealed semiconductor device and method of manufacturing the same
KR20220062891A (ko) 인쇄 회로 기판 및 그 인쇄 회로 기판의 제조 방법
KR970000973Y1 (ko) 반도체장치
JPS61214544A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees