JPH0298139A - 金バンプ形成方法 - Google Patents
金バンプ形成方法Info
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- JPH0298139A JPH0298139A JP63250396A JP25039688A JPH0298139A JP H0298139 A JPH0298139 A JP H0298139A JP 63250396 A JP63250396 A JP 63250396A JP 25039688 A JP25039688 A JP 25039688A JP H0298139 A JPH0298139 A JP H0298139A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Electroplating Methods And Accessories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の金バンプ形成方法に関するもので
ある。
ある。
本発明は金バンプ形成方法において、バンプピンチを従
来より飛躍的に縮小し、バンプ高密度化への対応を可能
にしたもので、半導体ウェハ上に下地と密着性の良い金
属層、めっき性の良い金属層を形成し、これらをフォト
エツチング法によりＡ１電極上にパッド状に形成した後
、同ウェハ上に銅あるいは銅合金層を形成し、ドライフ
ィルムレジストあるいはこれと同等性質を有するフォト
レジストによりバンプめっき部以外のマスキングを行い
金バンプめっきを行うことを特徴とする金バンプ形成方
法である。
来より飛躍的に縮小し、バンプ高密度化への対応を可能
にしたもので、半導体ウェハ上に下地と密着性の良い金
属層、めっき性の良い金属層を形成し、これらをフォト
エツチング法によりＡ１電極上にパッド状に形成した後
、同ウェハ上に銅あるいは銅合金層を形成し、ドライフ
ィルムレジストあるいはこれと同等性質を有するフォト
レジストによりバンプめっき部以外のマスキングを行い
金バンプめっきを行うことを特徴とする金バンプ形成方
法である。
従来、金バンプの形成方法としては、第２図に示すよう
に、回路を形成しＡｊ電極部２以外を保護膜３で被覆し
た半導体ウェハ１ （第２図（Ａ））に下地と密着性の
良い金属層４．めっき性の良い金属層５を順次形成しく
第２図（Ｂ））、次にＡ１電極２バッド部以外へのマス
キング層８′を形成しく第２図（Ｃ））、金バンプ９の
めっきを行い（第２図（Ｄ））、マスキング層８′を除
去した後、金バンプ９を含む領域にパッド状にマスキン
グ層１０を形成しく第２図（［り ’）、めっき性の良
い金属層５および下地と密着性の良い金属層４の除去を
行い、最後にマスキング層１０の除去を行い（第２図（
Ｆ））、金バンプを形成する方法が一般的であった。
に、回路を形成しＡｊ電極部２以外を保護膜３で被覆し
た半導体ウェハ１ （第２図（Ａ））に下地と密着性の
良い金属層４．めっき性の良い金属層５を順次形成しく
第２図（Ｂ））、次にＡ１電極２バッド部以外へのマス
キング層８′を形成しく第２図（Ｃ））、金バンプ９の
めっきを行い（第２図（Ｄ））、マスキング層８′を除
去した後、金バンプ９を含む領域にパッド状にマスキン
グ層１０を形成しく第２図（［り ’）、めっき性の良
い金属層５および下地と密着性の良い金属層４の除去を
行い、最後にマスキング層１０の除去を行い（第２図（
Ｆ））、金バンプを形成する方法が一般的であった。
しかしながら、従来の方法においては、金バンプピッチ
がせま（なり、高密度の金バンプを形成する場合におい
て、金バンプを含む領域をパッド状にマスキング層を形
成する部分において、金バンプといった凸部が形成され
ている関係で、マスキングを行うためのフォトレジスト
の塗布が均一にいかず、金バンプ周辺部でレジストが厚
くなったりして、露光、現像後パッド状パターンが精度
良く形成できず、隣接パッド間でシッートが発生したす
するなど解像上の問題があり、高密度化の障害となって
いた。
がせま（なり、高密度の金バンプを形成する場合におい
て、金バンプを含む領域をパッド状にマスキング層を形
成する部分において、金バンプといった凸部が形成され
ている関係で、マスキングを行うためのフォトレジスト
の塗布が均一にいかず、金バンプ周辺部でレジストが厚
くなったりして、露光、現像後パッド状パターンが精度
良く形成できず、隣接パッド間でシッートが発生したす
するなど解像上の問題があり、高密度化の障害となって
いた。
また、金バンプめっきにおいても、数ミクロン程度のマ
スキング層が一般的で、めっきの横方向への成長が高密
度化への障害となっていた。
スキング層が一般的で、めっきの横方向への成長が高密
度化への障害となっていた。
上記のような問題点を解決するため、金バンプめっきに
入る前にあらかしめ下地と密着性の良い金属とめっき性
の良い金属層をパッド状に形成するようにし、またバン
プめっきにおいても、めっきのための導電層として銅あ
るいは銅合金層を用い、バンプめっきのマスキング層を
ＩＯ〜数十ミクロンの厚さを有するドライフィルムある
いはこれと同等性質を有するフォトレジストにて構成す
る金バンプ形成方法とした。
入る前にあらかしめ下地と密着性の良い金属とめっき性
の良い金属層をパッド状に形成するようにし、またバン
プめっきにおいても、めっきのための導電層として銅あ
るいは銅合金層を用い、バンプめっきのマスキング層を
ＩＯ〜数十ミクロンの厚さを有するドライフィルムある
いはこれと同等性質を有するフォトレジストにて構成す
る金バンプ形成方法とした。
このような構成の金バンプ形成方法とすることにより、
前記問題点で述べたようなバンプ高密度化への障害を取
り除くことができる。
前記問題点で述べたようなバンプ高密度化への障害を取
り除くことができる。
ここで、めっきのための導電層として銅あるいは銅合金
層を用いる理由は次の点にある。
層を用いる理由は次の点にある。
ドライフィルムあるいはこれと同等性質を有するフォト
レジストは通常鋼張積層板のようなものの回路パターン
形成に使用されているもので、銅あるいは鋼合金により
高い密着性を保つように作られており、このようなレジ
ストを応用する場合、銅あるいは銅合金層を使用した方
が、レジスト密着性上特別な処理を行う必要がなく、工
程を簡略化できるためである。
レジストは通常鋼張積層板のようなものの回路パターン
形成に使用されているもので、銅あるいは鋼合金により
高い密着性を保つように作られており、このようなレジ
ストを応用する場合、銅あるいは銅合金層を使用した方
が、レジスト密着性上特別な処理を行う必要がなく、工
程を簡略化できるためである。
以下実施例により本発明の詳細な説明する。
第１図（Ａ）に示すような回路を形成し、Ａ！電極部２
以外を保護膜３で被覆した半導体ウェハ１に下地と密着
性の良い金属層４、めっき性の良い金属層５を形成する
。ここにおいて、これら層は蒸着あるいはスパッタによ
り形成し、下地と密着性の良い金属層としてはクロム、
ニクロムが使用され、めっき性の良い金属層としては、
形成する金バンプとの電気化学的な反応による腐食等を
避けるため、金が一般的に使用される０次にフォトレジ
スト等を使用して、Ａ１１！極部２にパッド状にマスキ
ング層６を形成する。（第１図（Ｂ））。
以外を保護膜３で被覆した半導体ウェハ１に下地と密着
性の良い金属層４、めっき性の良い金属層５を形成する
。ここにおいて、これら層は蒸着あるいはスパッタによ
り形成し、下地と密着性の良い金属層としてはクロム、
ニクロムが使用され、めっき性の良い金属層としては、
形成する金バンプとの電気化学的な反応による腐食等を
避けるため、金が一般的に使用される０次にフォトレジ
スト等を使用して、Ａ１１！極部２にパッド状にマスキ
ング層６を形成する。（第１図（Ｂ））。
ここにおいて、マスキング部の大きさとしては保護膜３
の開口部より大きく、形成する金バンプの大きさより小
さいことが、機能上、バンプ高密度化の上で好ましい、
ただし、バンプピッチ上問題なければ形成する金バンプ
の大きさより大きくても機能上は問題ない。
の開口部より大きく、形成する金バンプの大きさより小
さいことが、機能上、バンプ高密度化の上で好ましい、
ただし、バンプピッチ上問題なければ形成する金バンプ
の大きさより大きくても機能上は問題ない。
次に下地と密着性の良い金属層４、めっき性の良い金属
層５を一般的に使用されるエツチング液（たとえばクロ
ム、ニクロムの場合セリウムアンモン系エツチング液、
金の場合ヨウ素−ヨウ化カリ系エツチング液があげられ
る。）により不要部を除去し、次にマスキング層６をば
くり液により除去する。
層５を一般的に使用されるエツチング液（たとえばクロ
ム、ニクロムの場合セリウムアンモン系エツチング液、
金の場合ヨウ素−ヨウ化カリ系エツチング液があげられ
る。）により不要部を除去し、次にマスキング層６をば
くり液により除去する。
この半導体ウェハ１上に蒸着、スパッタなどの方法によ
り銅あるいは銅合金層７を形成する。
り銅あるいは銅合金層７を形成する。
（第１図（Ｃ） ）。
次にドライフィルムあるいはこれと同等性質を有するフ
ォトレジスト（たとえば東京応化製ＯＰ−２など）を使
用してマスキング層８を金バンプ形成部であるＡＡ電極
部２を除いて形成する。このときのマスキング層８の開
口部の大きさは、保護膜３の開口部より大きいことが機
能上好ましい。
ォトレジスト（たとえば東京応化製ＯＰ−２など）を使
用してマスキング層８を金バンプ形成部であるＡＡ電極
部２を除いて形成する。このときのマスキング層８の開
口部の大きさは、保護膜３の開口部より大きいことが機
能上好ましい。
ドライフィルムあるいはこれと同等性質を有するフォト
レジストの厚さとしては目的とする金バンプ９の厚さ、
ピッチにより種々選択できるが、−船釣厚さとしては１
０〜２５ミクロンがＴＡＢ実装用金バンプ形成には適当
である。
レジストの厚さとしては目的とする金バンプ９の厚さ、
ピッチにより種々選択できるが、−船釣厚さとしては１
０〜２５ミクロンがＴＡＢ実装用金バンプ形成には適当
である。
次にマスキング層８開口部の銅あるいは銅合金層を適当
なエツチング液（たとえば過硫酸アンモン液、硫酸−過
酸化水素液、硝酸など）でエツチング除去した後、金バ
ンプめっき装置を使用し、マスキング層８開口部に金バ
ンプ９のめっきを行う、（第１図（Ｄ））。
なエツチング液（たとえば過硫酸アンモン液、硫酸−過
酸化水素液、硝酸など）でエツチング除去した後、金バ
ンプめっき装置を使用し、マスキング層８開口部に金バ
ンプ９のめっきを行う、（第１図（Ｄ））。
この金バンプめっきにおいては、めっき液としてシアン
系、非シアン系の金めつき液が使用出来、ＴＡＢ実装用
の金バンプとしては１０〜３０ミクロンの厚さである。
系、非シアン系の金めつき液が使用出来、ＴＡＢ実装用
の金バンプとしては１０〜３０ミクロンの厚さである。
ただ、実装上問題なければこれに限らず種々の厚さに本
発明の方法は応用できる。
発明の方法は応用できる。
最後にマスキングＮ８をはくり液にて除去し、つづいて
銅あるいは銅合金層７を上記と同様のエツチング液にて
除去し、金バンプ形成を完成させた。（第１図（Ｅ））
。ここにおいてマスキング層８の除去を発煙硝酸系のば
くり液で除去する方法をとれば、この時間時に銅あるい
は銅合金層の除去も同時に出来る。
銅あるいは銅合金層７を上記と同様のエツチング液にて
除去し、金バンプ形成を完成させた。（第１図（Ｅ））
。ここにおいてマスキング層８の除去を発煙硝酸系のば
くり液で除去する方法をとれば、この時間時に銅あるい
は銅合金層の除去も同時に出来る。
このようにして得た金バンプは、従来と品質的、実装上
変わることなく、良好なものであった。
変わることなく、良好なものであった。
以上述べてきたように本発明によれば、金バンプめっき
前に下地と密着性の良い金属層とめっき性の良い金属層
をバンド状に形成しておくことで、バンプ形成後の上記
二種の金属層エツチングによる制約がなくなり、また１
０〜数十ミクロン層のドライフィルムあるいはこれと同
等性質を有するフォトレジストを使用することでめっき
の横方向への成長という制約がなくなり、飛躍的なバン
プピッチの縮小１バンプの高密度化が可能となる。
前に下地と密着性の良い金属層とめっき性の良い金属層
をバンド状に形成しておくことで、バンプ形成後の上記
二種の金属層エツチングによる制約がなくなり、また１
０〜数十ミクロン層のドライフィルムあるいはこれと同
等性質を有するフォトレジストを使用することでめっき
の横方向への成長という制約がなくなり、飛躍的なバン
プピッチの縮小１バンプの高密度化が可能となる。
第１図（Ａ）〜（Ｅ）は本発明による金バンプ形成方法
の一例を示す工程断面図、第２図（Ａ）〜（Ｆ）は従来
の金バンプ形成方法を示す工程断面図である。 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助第１図
の一例を示す工程断面図、第２図（Ａ）〜（Ｆ）は従来
の金バンプ形成方法を示す工程断面図である。 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助第１図
Claims (1)
- 半導体装置の金バンプ形成方法において、回路を形成し
Ａｌ電極パッド部以外を保護膜で被覆した半導体ウェハ
に下地と密着性の良い金属層、めっき性の良い金属層を
順次形成し、次にフォトレジスト等を使用して、Ａｌ電
極パッド部のみマスキングを行い、上記二種の金属層を
エッチングし、マスキング剤除去を行い、上記二種の金
属層をパッド状に形成した後、半導体ウェハ全面に銅あ
るいは銅合金層を形成し、ドライフィルムレジストある
いはこれと同等性質を有するフォトレジストにより、Ａ
ｌ電極パッド部以外へのマスキングを行い、その後パッ
ド部の銅あるいは銅合金層をエッチングし、金バンプめ
っき、レジスト除去、銅あるいは銅合金層の除去を行う
ことを特徴とする金バンプ形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250396A JPH0298139A (ja) | 1988-10-04 | 1988-10-04 | 金バンプ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250396A JPH0298139A (ja) | 1988-10-04 | 1988-10-04 | 金バンプ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298139A true JPH0298139A (ja) | 1990-04-10 |
Family
ID=17207293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63250396A Pending JPH0298139A (ja) | 1988-10-04 | 1988-10-04 | 金バンプ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298139A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0622981A1 (en) * | 1993-04-27 | 1994-11-02 | Hitachi Chemical Co., Ltd. | Wiring board for electrical tests and method of manufacturing the same |
| US5426850A (en) * | 1991-11-29 | 1995-06-27 | Hitachi Chemical Company, Ltd. | Fabrication process of wiring board |
| US5504992A (en) * | 1991-11-29 | 1996-04-09 | Hitachi Chemical Company, Ltd. | Fabrication process of wiring board |
| US6133534A (en) * | 1991-11-29 | 2000-10-17 | Hitachi Chemical Company, Ltd. | Wiring board for electrical tests with bumps having polymeric coating |
| US6568073B1 (en) | 1991-11-29 | 2003-05-27 | Hitachi Chemical Company, Ltd. | Process for the fabrication of wiring board for electrical tests |
| WO2009113486A1 (ja) | 2008-03-14 | 2009-09-17 | 富士フイルム株式会社 | プローブカード |
-
1988
- 1988-10-04 JP JP63250396A patent/JPH0298139A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426850A (en) * | 1991-11-29 | 1995-06-27 | Hitachi Chemical Company, Ltd. | Fabrication process of wiring board |
| US5504992A (en) * | 1991-11-29 | 1996-04-09 | Hitachi Chemical Company, Ltd. | Fabrication process of wiring board |
| US6133534A (en) * | 1991-11-29 | 2000-10-17 | Hitachi Chemical Company, Ltd. | Wiring board for electrical tests with bumps having polymeric coating |
| US6568073B1 (en) | 1991-11-29 | 2003-05-27 | Hitachi Chemical Company, Ltd. | Process for the fabrication of wiring board for electrical tests |
| EP0622981A1 (en) * | 1993-04-27 | 1994-11-02 | Hitachi Chemical Co., Ltd. | Wiring board for electrical tests and method of manufacturing the same |
| WO2009113486A1 (ja) | 2008-03-14 | 2009-09-17 | 富士フイルム株式会社 | プローブカード |
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