JPH0296328A - エピタキシャル層形成方法 - Google Patents

エピタキシャル層形成方法

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JPH0296328A
JPH0296328A JP24861288A JP24861288A JPH0296328A JP H0296328 A JPH0296328 A JP H0296328A JP 24861288 A JP24861288 A JP 24861288A JP 24861288 A JP24861288 A JP 24861288A JP H0296328 A JPH0296328 A JP H0296328A
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JP
Japan
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silicon wafer
wafer substrate
recess
epitaxial layer
plane
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JP24861288A
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English (en)
Inventor
Shoichi Masui
昇一 桝井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Publication date
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Publication of JPH0296328A publication Critical patent/JPH0296328A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野〕 本発明は、(100) シリコンウェハ基板上にCVD
法によるエピタキシャル成長によりエピタキシャル層を
形成するエピタキシャル層形成方法に関するものである
〔従来の技術〕
従来より、シリコンウェハ基板上に高濃度の不純物拡散
層を設けた後にエピタキシャル成長によってシリコンの
成長を行い、不純物拡散層をシリコンウェハ基板とエピ
タキシャル層の中に埋め込んだエピタキシャルウェハが
製造されている。この不純物拡散層は埋込層と呼ばれ、
この埋込層に対し、シリコンウェハ基板上には各種素子
製造プロセスにおける位置合わせのために、埋込層の位
置を表示する段差を持ったマーク(以下、第1窪み部と
称する。)が設けられている。また、エピタキシナル成
長後には、エピタキシャル層上に第1窪み部に対応する
段差を持ったマーク(以下、第2富み部と称する。)が
形成される。
ところで、例えばパイCMO3−IC等の各種素子製造
プロセスにおいては、エピタキシャル成長後に、第2窪
み部を目印にして埋込層の周囲のエピタキシャル層に素
子分離層等を形成する。したがって、第2窪み部は第1
窪み部との相対的位置がずれることなく、しかも第1窪
み部と同一の形状でエピタキシャル層上に形成されるこ
とが望ましい、しかしながら、(100)シリコンウェ
ハ基板(ここで、この基板の法線は結晶学的に正確な(
100)方向と必ずしも厳密には一致せず、ずれ角すな
わちオフセント角αを一般に存している。)にエピタキ
シャル成長を行うと、エピタキシャル成長後に、エピタ
キシャル層上に形成される第2窪み部の中心が(100
)シリコンウェハ基板に設けられた第1窪み部の中心よ
りも横方向にずれてしまう、かかる不都合を回避するた
めには、なるべ(正確な(100)面を持った、すなわ
ちオフセット角αの小さいシリコンウェハ基板を使用す
れば良いことが開示されている(S、P。
Weeks   5olid   5tate   T
echnology  1981年11月号 P111
〜117、  C,D、  Drum   and  
 C,A、  C1ark、  J、  Electr
ochem   Soc。
1970年11月 pi、toi〜1405)。
この場合の(100)シリコンウェハ基板のオフセット
角αは約0.16度乃至0.5度以下であれば良いとさ
れる。
〔発明が解決しようとする課題〕
しかし、上記の微小(0,16〜0.5度)オフセット
角αを持った(100)シリコンウェハ基板を使用して
エピタキシャル成長を行うと、エピタキシャル成長後の
埋込層の位置を表示する第2窪み部の輪郭の一部が不明
確になり、ときには隣設された他の第2窪み部の輪郭と
の区別がつかなくなることがある。このため、従来の(
100)シリコンウェハ基板を用いて製造したシリコン
ウェハでは以下の問題が生していた。すなわち、例えば
パイCMO3−I C等の各種素子を設計するときには
、第2富み部の変形等を考慮しなければならないので、
集積度が悪かった。また、第2窪み部の輪郭が不明確で
あうだので、エピタキシャル成長後の各種素子製造プロ
セスにおいて、正確な位1合わせをすることができず、
このため、設計通りの特性を有する素子を製造すること
が困難であった。
本発明は、上記事情に基づいてなされたものであり、(
100)シリコンウェハ基板上に設けた第1窪み部に対
応する変形の少ない第2窪み部を、エピタキシャル層上
に形成するエピタキシャル層形成方法を提供することを
目的とする。
〔課題を解決するための手段〕
上記の目的を達成するための本発明は、位置合わせ用の
第1窪み部を有する(100)シリコンウェハ基板上に
CVD法によるエピタキシャル成長を行って第1窪み部
に対応する第2窪み部を有するエピタキシャル層を形成
する方法において、結晶学的に正確な(100)面上に
おける直交座標軸の双方の軸から0.1度乃至8度傾斜
した面を持つ前記(100)シリコンウェハ基板に、減
圧雰囲気中で、エピタキシャル層を形成することを特徴
とする。
前記第1窪み部は少なくとも前記傾斜した面を持つ(1
00)シリコンウェハ基亭反のプライマリフラット面(
(1101面)に平行な一辺又は該平行な一辺に垂直な
一辺を含むもの、たとえば方形状であることが望ましい
また、前記第1窪み部は、前記傾斜した面を持った(1
00)シリコンウェハ基板に埋め込められた埋込層の位
置を示すものであってもよい。
〔作用〕
本発明は前記の手段により、結晶学的に正確な(100
)面上における直交座標軸の双方の軸から0.1度乃至
8度傾斜した面を持つ(100)シリコンウェハ基板に
位置合わせ用の第1窪み部を形成し、該(100)シリ
コンウェハ基板に減圧雰囲気中で、エピタキシャル層を
形成することにより、エピタキシャル層上に、第1窪み
部に対応する変形の少ない第2窪み部を形成することが
できる。
前記第1窪み部を少なくとも前記傾斜した面を持つ(1
00)シリコンウェハ基板のプライマリフラット面(+
110)面〉に平行な一辺又は該平行な一辺に垂直な一
辺を含む形状、たとえば方形状に形成することにより、
第2窪み部の変形を少なくすることができる。
また、前記第1窪み部を、前記傾斜した面を持った(1
00)シリコンウェハ基板に埋め込められた埋込層の位
置を示すように形成することにより、エピタキシャル層
形成後のアイソレーション拡散等によって、素子特性の
良好なrc、たとえばバイポーラICを製造することが
できる。
〔実施例〕
以下に本発明の1実施例を第1図乃至第7図を参照して
説明する。
第1図は本発明の1実施例であるエピタキシャル層形成
方法に用いる(1’00)シリコンウェハ基板(以下、
α(100)シリコンウェハ基板と称する。)の結晶方
位を示す図、第2図はエピタキシャル成長前のα(10
0)シリコンウェハ基板の概略部分断面図、第3図はエ
ピタキシャル成長後のα(100)シリコンウェハ基板
の概略部分断面図、第4図はそのエピタキシャル層上に
形成された第2窪み部の平面図である。
第1図乃至第4図において、■はα(100)シリコン
ウェハ基板、2はα(100)シリコンウェハ基板1の
表面の結晶学的な位置、3はα(100)シリコンウェ
ハ基板1上に設けられた不純物層(埋込層)、4は埋込
層3の位置を明示するための段差を持った方形状の第1
窪み部、5はエピタキシャル成長によりα(100)シ
リコンウェハ基板1上に成長したエピタキシャル層、6
はエピタキシャル層5に形成された第2窪み且0は結晶
学的に正確な(100)面を持ったシリコンウェハ基板
(以下、(100)面シリコンウェハ基板と称する。)
上の任意の点をとった原点、x−x’は結晶学的に正確
な(100)面上に設けられた直行座標軸の一方であり
、例えば(10O)面シリコンウェハ基板のプライマリ
フラット面に平行な方向、Y−Y ’は(100)面内
にあってx−x’に直交する座標軸である。2−0は結
晶学的に正確な(100)方向、A−0はα(100)
シリコンウェハ基板2の法線である。
本発明で使用するα(100)シリコンウェハ基板1は
、第1図に示すように(100)面シリコンウェハ基板
のプライマリフラット面に平行な方向x−x ’から角
α1傾斜し、かつx−x ’に垂直な方向Y−Y’から
角α2傾斜したものであり、α(100)シリコンウェ
ハ基板1のオフセント角αI□と、角α1 ・角α2と
のあいだには、tan” cr、z=tan” a、+
tan” α。
の関係式が成立する。
また、法線AからX’Y’平面上に垂線を下ろしてその
垂線とX’Y’平面との交点をBとし、線OBと線OX
′とのなす角をθとすれば、tanLxl wcosθ
−tanαI=の関係式が成立する。
上記のオフセント角α12を持ったα(100)シリコ
ンウェハ基板lには、第2図に示すように高濃度の不純
物層(埋込層)3が設けられ、エピタキシャル成長後に
その埋込層3の位置を確認するために、不純物1i3と
特定の位置関係を持ち、且つ段差4aを有する第1窪み
部4が設けられている。この第1窪み部4の段差4aの
一辺はα(100)シリコンウェハ基板1のプライマリ
フラット面((1101面)に平行である。このような
α(100)シリコンウェハ基板1に、原料ガスにSi
 C11aやSiH,Cj!、を用いてCVD法により
エピタキシャル成長を行う。
エピタキシャル成長後は、第3図に示すように埋込層3
の位置を示す第2窪み部6がエピタキシャル層5の表面
に形成され、エピタキシャル成長後の各種素子製造プロ
セスにおいて、第2窪み部6を目印にして、例えば素子
分離層を埋込層3の外側に形成する。
ところで、オフセット角αが0.5度以内の従来の(1
00)シリコンウェハ基板を使用して常圧でエピタキシ
ャル成長を行うと、第2窪み部6の輪郭がぼやけて、方
形状の第2窪み部6の段差6aのうち隣合う2つの段差
6aが第3図及び第4図の点線(6x)で示すように変
形し、場合によっては変形段差6xの幅がlOミクロン
以上になることがある。このため、前述のように従来の
(100)シリコンウェハ基板では、エピタキシャル成
長後に、第2富み部6を目印にした正確な位置合わせを
することが困難である等の問題が生じていた。
本発明者等がX線回折技術等を用いて実験した結果、第
3図及び第4図に示す第2窪み部6左側の変形は変形段
差6xとα(100)シリコンウェハ基板1とのなす角
度α、が結晶学的に正確な(100)面からのオフセッ
ト角α、8と密接に関係し、角α、は第1窪み部4の直
交する2辺に対するオフセット角α18の射影角に等し
くなることが明らかになった。
そこで、本発明者等が縦型のエピタキシャル成長炉を使
用して、ジクロルシランを原料とし、常圧(760To
rr)または減圧(175Torr)雰囲気中で、成長
温度1060度乃至1080度、成長速度0.5ミクロ
ン/分乃至0.25ミクロン/分で種々の実験を行った
結果、エピタキシャル成長後の変形段差6xsすなわち
(100)ファセットの幅σ(以下、ファセット幅σと
称する。
)は、膜厚が10ミクロンの場合には第5図に示す関係
を持った。
第5図はオフセット角α1!が0.4度(α、=αt”
0.4度)のα(100)シリコンウェハ基板1を使用
した場合におけるエビタシャル成長条件とファセット幅
σとの関係を示す特性図である。常圧雰囲気中では、い
ずれの成長温度、成長速度においてもファセット幅σは
10ミクロン以上あり、第2窪み部6の変形を充分に小
さくすることができなかった。
ところが減圧雰囲気中では、先に述べた結晶学的な要因
から決まった角α。のファセットが現れたのは成長温度
が1060度C1成長速度が0゜5ミクロン/分の成長
条件のみで、それ以外の成長条件のときには明瞭なファ
セットは現れながうた。そして、成長温度が1060度
C1成長速度が0.5ミクロン/分の場合においても、
ファセット幅σは2ミクロン以下である。
第6図はエピタキシャル成長炉内を減圧雰囲気にしたと
きの、エビタシャル成長条件とファセット幅σとの関係
を示す特性図である。尚、この場合のα(100)シリ
コンウェハ基板1のオフセント角α1.は0.38度(
α、 −at、 =0.38度)である、第6図に示す
ように、エピタキシャル成長炉内の雰囲気は低圧である
程、ファセット幅σが小さくなり、成長温度が1080
度、成長速度が0.25ミクロン/分の場合には、減圧
雰囲気が350 Torr以下であれば、ファセット幅
σは2ミクロン以下となる。また、成長温度が1060
度、成長速度が0.5ミクロン/分の場合においても減
圧雰囲気が175 Torr以下であれば、ファセット
幅は2ミクロン以下になり、実用に影響のないファセッ
ト幅であった。
このように、ファセット幅σを小さ(するには減圧雰囲
気中でエピタキシャル成長を行うことが望ましい。
しかし、シリコンウェハ基板のオフセット角α1、が0
.1度以下であると減圧雰囲気中で、エビクシャル成長
を行っても、第2窪み部6のすべての辺に変形段差が現
れ、埋込層の位置を明確に表示することができな(なる
また、シリコンウェハ基盤のオフセット角α、2が大き
くなりすぎると第2窪み部6と第1窪み部4との中心の
ずれが大きくなり、また1本のインゴットから取れるα
(100)シリコンウェハ基板1の枚数が減少するなど
の弊害が生じ、経済性が悪くなる0本発明者等の実験に
よれば、減圧雰囲気中で、エピタキシャル成長を行うと
きには、シリコンウェハ基板のオフセット角αI11は
0.1度乃至8度であることが望ましい。
尚、一般に埋込N3の位置を示す第1窪み部4の幾何学
的な形状は様々である。方形状の場合、α(100)シ
リコンウェハ基板1に設けられたプライマリフラット面
(−殻内に(1101面に設けられる)に平行な方向と
これに垂直な方向の各々に平行な辺(段差4a)を有す
る。従って、オフセント角α、は(100)面シリコン
ウェハ基板のプライマリフラット面に平行な方向とそれ
に垂直な方向に対して各々傾ける必要がある。すなわち
、オフセット角α、が0.1度乃至8度ということは、
角α、と角α、とが各々0.1度乃至8度であることを
意味する。
また、第1窪み部4を第7図に示すような十字状の形状
にしたものとすると、同図中の斜線部に示したように窪
みの外側の四つの角の部分のいずれかに、本来の結晶学
的に正確な(100)面を反映したファセットが生じる
ことがわかった。このため、埋込層3の位置を示す第工
窪み部4は方形状のように本来の(100)面が表出し
ないような形状であることが必要である。
上記の実施例によれば、α(100)シリコンウェハ基
板1に埋込層3の位置を表示する第1窪み部4を設け、
減圧雰囲気中でエピタキシャル成長を行うことにより、
エピタキシャル層5に形成される第1窪み部4に対応す
る第2窪み部6の輪郭のぼやけ等の変形を減少すること
ができる。この結果、本実施例であるエピタキシャル層
形成方法を用いて、例えばバイポーラ集積回路を製造す
れば、エピタキシャル成長後に行うアイソレーシッン拡
散やベース拡散等において、埋込層3の位置を正確に知
ることができるので、素子特性の良好なバイポーラ集積
回路を得ることができる。
〔発明の効果〕
以上説明したように本発明によれば、結晶学的に正確な
(100)面上における直交座標軸の双方の軸から0.
1度乃至8度傾斜した面をもった(100)シリコンウ
ェハ基板に埋込層の位置を表示する第1窪み部を設け、
減圧雰囲気中でエピタキシャル成長を行うことにより、
エピタキシャル層上に形成される第2窪み部の変形を減
少することができるので、エピタキシャル成長後も第2
冨み部を目印にして正確な位置合わせを行い、特性の良
好なICを製造することができるエピタキシャル層形成
方法を提供することができる。
【図面の簡単な説明】
第1図はα(100)シリコンウェハ基板の結晶方位を
示す図、第2図はエピタキシャル成長前のα(100)
シリコンウェハ基板の概略部分断面図、第3図はエピタ
キシャル成長後のα(100)シリコンウェハ基板の概
略部分断面図、第4図はそのエピタキシャル層上に形成
された第2窪み部の平面図、第5図はエピタキシャル成
長条件とファセット幅びとの関係を示す特性図、第6図
はエピタキシャル成長炉内を減圧雰囲気にしたときの、
エビタシャル成長条件とファセット幅との関係を示す特
性図、第7図は第1窪み部の他の例を示す図である。 1・・・α(100)シリコンウェハ基板、2・・・α
(100)シリコンウェハ基板1の表面の結晶学的な位
置、 3・・・埋込層、4・・・第1窪み部、5・・・エピタ
キシャル層、6・・・第2窪み部、x−x ’・・・ 
(100)面シリコンウェハ基板のプライマリフラット
面に平行な軸、 y−y ’・・・X−X ’に垂直な軸、Z・・・結晶
学的に正確な(100)方向、A・・・α(100)シ
リコンウェハ基板の法線。

Claims (3)

    【特許請求の範囲】
  1. (1)位置合わせ用の第1窪み部を有する(100)シ
    リコンウェハ基板上にCVD法によるエピタキシャル成
    長を行って第1窪み部に対応する第2窪み部を有するエ
    ピタキシャル層を形成する方法において、結晶学的に正
    確な(100)面上における直交座標軸の双方の軸から
    0.1度乃至8度傾斜した面を持つ前記(100)シリ
    コンウェハ基板に、減圧雰囲気中で、エピタキシャル層
    を形成することを特徴とするエピタキシャル層形成方法
  2. (2)前記第1窪み部は少なくとも前記傾斜した面を持
    つ(100)シリコンウェハ基板のプライマリフラット
    面({110}面)に平行な一辺又は該平行な一辺に垂
    直な一辺を含むものである請求項1項記載のエピタキシ
    ャル層形成方法。
  3. (3)前記第1窪み部は、前記傾斜した面を持った(1
    00)シリコンウェハ基板に埋め込められた埋込層の位
    置を示すものである請求項1又は2記載のエピタキシャ
    ル層形成方法。
JP24861288A 1988-09-30 1988-09-30 エピタキシャル層形成方法 Pending JPH0296328A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8435865B2 (en) 2010-05-20 2013-05-07 Fuji Electric Co., Ltd. Method of manufacturing super-junction semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
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US8435865B2 (en) 2010-05-20 2013-05-07 Fuji Electric Co., Ltd. Method of manufacturing super-junction semiconductor device

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