JPH0294973A - 画像表示装置駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野１ 本発明は、液晶等を表示部に用いて、画像メモリによっ
て映像データ処理を行なう画像表示装置駆動回路、例え
ば、テレビ等で奇数フィールド、偶数フィールドとに分
割して、映像信号が伝送されるインクレース方式映像信
号において、画像メモリを用いてノンインクレース変換
を行なう画像表示装置駆動回路に関する。

〔従来の技術１ 液晶を表示部に用いた画像表示装置（例えば、液晶ＴＶ
）において、通常のＣＲＴと同様のインクレース駆動を
行なうと、液晶表示部の映像データ書き換え周波数は３
０Ｈｚとなり、更に液晶の場合は交流駆動が必要である
為、液晶駆動周波数は、３０Ｈｚの騒の周波数である１
　５Ｈｚとなり液晶を表示部に用いた場合、フリッカが
生じる。

そこで、画像メモリを用いてノンインクレース交換を行
ない、液晶駆動周波数を３０Ｈｚとする駆動回路が幾つ
か提案されている。また、表示部の水平方向画素数の増
加に比例して、表示部の信号電極を駆動する信号側駆動
回路の駆動周波数が高くなる為、駆動周波数のマージン
をかせぐ意味で、水平方向の各画素に接続される信号電
極は、画素毎に表示部の上下に設けられた信号側駆動回
路で駆動される構成（いわゆる（し歯駆動）となってい
る。

そして、表示部の上下に設けられた信号側駆動回路へ転
送される映像データは、各々別の画像メモリから読み出
された映像データである。

第８図に、従来の技術の構成に基づいて、ｌ水平期間の
映像データを記・臆するラインメモリを用いてノンイン
クレース交換を行なう場合の駆動回路の１例を示す。本
例の場合の表示部の構成は、第３図に示す様に、信号電
極、走査電極が各々、上下、左右くし歯駆動とし、駆動
方法は第４図に示す様に、１水平期間に２ライン走査し
、奇数、偶数フィールド各々で、走査するラインの組み
合わせを１ラインずらす方法である。又、表示部の画素
配列は第４図に示す様なモザイク配列とする。

次に第８図に基づいて従来の技術の詳細な説明を行なう
。

映像信号は、Ａ／Ｄ変換回路８００で４ビツトのデジタ
ルデータに変換され、マルチプレックス１（８０１）と
マルチプレックス２　（８０２）へ転送される。マルチ
プレックス１では、ｌ水平期間に走査される２本のライ
ンの円の１本目のラインの画素配列に対応してＲＧＢデ
ータを並べ換え、マルチプレックス２では、２本目のラ
インの画素配列に対応してＲＧＢデータを並べ換える。

フリップフロップ１　　（Ｆ／Ｆｌ　　（ｓｌ、０））
、フリップフロップ３　（Ｆ／Ｆ３　（８１２））では
、上側信号側駆動回路へ転送する映像データを選択し、
Ｆ／Ｆ２　　（８１１）　、　　Ｆ／Ｆ４　（８１３）
では、下側信号側駆動回路へ転送する映像データを選択
する。ラインメモリ、ｌ　　（８０３）、ラインメモリ
、２　（８０４）は８ビツト構成であり、各々上位４ビ
ツトは走査される２本のラインの円の１本目のラインの
映像データが格納され、下位４ビツトは２本目のライン
の映像データが格納される。従って、ラインメモリ、■
には上側信号側駆動回路へ転送される映像データが、ラ
インメモリ　２には下側信号側駆動回路へ転送される映
像データが格納される。そして、各ラインメモリに格納
されている２ライン分の映像データのどちらのラインを
選択するかは、各々バスコントロール１（８１４）、バ
スコントロール２（８１５）によって選択して、信号側
駆動回路８０７へ転送する。８０８は走査側駆動回路で
あり、表示部８０９の走査信号を発生する６８０５は同
期分離回路で、分離された同期信号はＴＧ８０６へ人力
される。ＴＧ８０６では、水平同期信号に位相同期した
各制御信号を発生する。

次に、第９図に基づいて各信号のタイミングを説明する
。本図は奇数フィールドの場合のタイミングチャートで
あり、クロックＣＬＫの立ち上がりでＡ／Ｄ変換された
データは、ＭＰＸＩ、ＭＰｘ２で各々、１水平間間中に
走査される２ラインの画素配列に対応したＲＧＥデータ
に並べ換えられて、本チャートに示すＲＧＢデータ配列
でＭＰＸｌ、ＭＰＸ２から出力される。次に、Ｆ／Ｆ　
１によって、１水平期間中に走査する２ラインの円の１
本目のラインの上側信号側駆動回路用データを選択し、
Ｆ／Ｆ２によって、下側信号側駆動回路用データを選択
し、Ｆ／Ｆ３によって、２本目のラインの上側信号側駆
動回路用データを選択し、Ｆ／Ｆ４によって、下側信号
側駆動回路用ブタを選択する。

各ラインメモリへのデータの書き込みは、ＷＲＥＳ信号
で始動し、ＷＣＬＫ信号の立ち上がりでデータを書き込
む。次にラインメモリからのデータの読み出しは、各水
平期間の始まり及び中間点でＲＲＥＳ信号で始動し、Ｒ
ＣＬＫ信号の立ち上がりでデータがアクセスされる。そ
して、各ラインメモリの上位又は下位４ビツトを選択す
るかは第８図のバスコントロール１．２によって選択す
る。即ち、第９図に示す様に、１水平期間の前半では、
各ラインメモリの下位４ビツトが選択され、後半では上
位４ビツトが選択されて、上下の信号側駆動回路へ転送
される。

［発明が解決しようとする課題］ 前記従来の技術例によれば、表示部上下に設けられた信
号側駆動回路毎に画像メモリが必要である為、少なくと
も２系列の画像メモリを有している。また、画像メモリ
周辺回路（例えばバスコントロール）も、画像メモリの
系列数だけ必要となり、回路設計上の負荷が増大する。

また、画像メモリ自体の部品コストはかなり高価である
為、極力画像メモリを効率化が必要である。

本発明は、以上の様な問題点を鑑みて考えられたもので
あり、画像メモリの効率化を実現すると共に、画像メモ
リ周辺回路の構成も簡略化することによって、回路設計
上の負荷を軽減し、部品コストのコストダウンを目的と
する。

［課題を解決するための手段］ 本発明では、上記目的を達成するために、１）信号電極
、走査電極がマトリクス状に配置され、信号電極は画素
毎に、表示部の上下に設けられた信号側駆動回路により
駆動される画像表示装置駆動回路において、 ２）画像データを画像メモリに取り込んだ後、信号側駆
動回路へ転送する画像メモリ駆動回路３）表示部の信号
側駆動信号を発生する信号側駆動回路 ４）表示部の走査側駆動信号を発生する走査側駆動回路 ５）前記表示部の上下に設けられた信号側駆動回路へ転
送される画像データは、同一の画像メモリに記憶される
ことを特徴とする画像表示装置駆動回路を提供する。

〔作　用１ 前記のような構成によれば、従来は表示部の上下に設け
られた信号側駆動回路側に画像メモリが必要であるが、
上下に設けられた信号側駆動回路へ転送される画像デー
タを単一の画像メモリで処理する。即ち、画像データを
単一の画像メモリに書き込み、読み出された画像データ
を、表示部の画素毎に上下の信号側駆動回路へ振り分け
ることによって、画像メモリの個数は従来の構成に比較
して半分の数で構成可能となる。

従って画像メモリの構成が効率化された分、画像メモリ
周辺回路構成も簡略化され、回路設計上の負荷が軽減さ
れるだけでなく、回路部品コストのコストダウンが可能
となる。

［実　施　例］ 以下に本発明の１実施例を図面をもとに説明する。

第１図は、本発明による画像表示装置駆動回路を実現す
る為の画像表示装置のブロック図である。本実施例は、
テレビのインクレース信号を受けてｌ水平期間の画像デ
ータを記憶するラインメモリを用いてノンインクレース
変換を行なう場合の実施例である。

１０７はタイミングジェネレータであってＣＬＫからＣ
ＬＹまでの各種タイミング信号を発生する。タイミング
ジェネレータ１０７の構成は、第２図に示されている。

タイミングジェネレータ１０７は、基本的にはＰ　Ｌ　
Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）回路で
ある。２０８は電圧制御発振器（ＶＣＯ）である６本発
明では、表示部１１０（第１図）の水平方向の画素数を
６４０個と想定する。テレビ信号の場合には、ＬＨの約
７４％に有効画像があると考えられるから、ＬＨは、 ６４０÷０．７４４８６４画素 から成っていると考えることができる。したがって、Ｖ
Ｃ０２０８の発振周波数ｆ　ＶＣＯは、ｆｖｃ。＝２ｘ
８６４ｘ　ｌ　５７３４　（Ｈｚ）≠２７．２ＭＨｚ （ＬＨ（テレビの１水平期間）は１／１５７３４（ＳＥ
Ｃ）） ■ＣＯ出力は信号ＲＣＬＫとして出力される一方騒分周
器２００で分周される。その出力は信号ＣＬＫとなる一
方、分周器２０２へ人力される。分周器２０２はｌ／８
６４分周器であって、その最終段の出力は、ＰＬＬがロ
ック状態にある時、水平同期信号と周波数が等しい。ま
た分周器２０２の各段の出力は、信号側タイミング回路
２０１へも出力されている。２０１はデコーダよりなっ
ていて信号側で必要となるタイミング信号ＳＴＡからＲ
ＲＥＳまでを出力する６２０４は位相比較器（ＰＣ）で
あって、分周器２０２の最終出力信号と複合同期信号中
の水平同期信号との位相比較した信号を出力する。同信
号はローパスフィルタ（ＬＰＦ）で直流化され、ＶＣＯ
２０８の制御電圧を形成する。複合同期信号は同時に奇
数フィルド／偶数フィールド（０／Ｅ）識別回路２０５
と周波数分離回路２０６へ入力される。０／Ｅ識別回路
２０５では、偶数フィールドと奇数フィールドとを識別
し、周波数分離回路２０６では垂直同期信号を識別する
。いずれの信号も走査側タイミング回路２０７へ人力さ
れている。２０７には分周器２０２の最終信号も入力さ
れていて、走査で必要となるタイミング信号ＤＹとＣＬ
Ｙを出力する。

次に第１図に基づいて回路動作を説明する。ｌＯＯはＡ
／Ｄ変換器であり、人力された映像信号をデジタル信号
に変換する。Ａ／Ｄ変換された画像データはマルチブレ
クスｌ　（ＭＰＸＩ）１１１、マルチブレクス２　（Ｍ
ＰＸ２）１１２へ転送される。ＭＰＸＩでは、ＩＨの時
間に走査される２本のラインの内、１本目のラインのＲ
ＧＢ配列に対応して画像データが並び換えられ、ＭＰＸ
２では、２本目のラインのＲＧＢ配列に対応して画像デ
ータが並び換えられる。ＲＧＢ配列に対応して並び換え
られた画像データは各々ＭＰＸＩからの画像データはラ
インメモリ１０２の上位４ビツトへ、ＭＰＸ２からの画
像データは下位４ビツトへ転送される。ラインメモリ１
０２は８ビツト構成のラインメモリで、入出力のデータ
アクセスは非同期で行なうことが可能である。ラインメ
モリ１０２から読み出された画像データは、バスコント
ロール１１３において、２ライン分の画像データのどち
らを選択するかを制御する。そして、選択されたライン
の画像データは、Ｆ／Ｆｌ（１０３）では、表示部１１
０の上側信号側駆動回路へ転送される画像データを選択
し、Ｆ／Ｆ３（１０５）では、下側信号側駆動回路へ転
送される画像データが選択される。Ｆ／Ｆ２　（１０４
）は、上側信号側駆動回路と下側信号側駆動回路が同一
のタイミングで画像データを取り込む為のタイミング合
わせを行なうフリップフロップである。１０９は走査側
駆動回路で、表示部１１０の走査信号を発生する。ＴＧ
１０７には、同期分離回路１０６から同期信号が人力さ
れ、同期信号に対して位相が固定された各種制御信号Ｃ
ＬＫからＣＬＹまでが出力される。以上の動作によって
、単一のラインメモリから上側、下側の信号側駆動回路
へ画像データが転送される。

第３図には、表示部３０１に対して、信号側駆動回路（
ＤＤ）３００．３０２と走査側駆動回路３０３．３０４
から出力される信号電極と走査電極の構成を示す。本図
が示す様に、ＤＤ３００の出力は、奇数行の信号電極を
、ＤＤ３０２の出力は、偶数行の信号電極を駆動する。

又、走査側駆動回路５ＤＯ３０３は、奇数行の走査電極
を、５ＤＥ３０４は、偶数行の走査電極を各々駆動する
。

次に、第４図に本実施例の表示部のＲＧＢ画素配列を示
す。又、■水平期間（ＩＨ）の期間中に走査される２本
のラインの組み合わせも示す。奇数フィールドでは、２
ｎと２ｎ＋１番目のラインを、偶数フィールドでは、２
ｎ＋１と２ｎ＋２番目のラインをＩＨの時間で選択する
。

次に第５図に奇数フィールドの場合のタイミングチャー
トを示す、クロック信号ＣＬＫの立ち上がりでＡ／Ｄ変
換された画像データは、ＭＰＸＩ（第１図１１１）とＭ
ＰＸ２　（第１図１１２）Ｃ’各々２本のラインに対応
したＲＧＢ配列に画像データが並べ換えられ、ラインメ
モリ（ＬＭ）の上位４ビツトには、ＩＨの時間で走査さ
れる２本のラインの１本目のラインに対応する画像デー
タが、下位４ビツトには、２本目のラインに対応する画
像データが書き込まれる。ラインメモリへのデータの書
き込みは、ＷＲＥＳ信号で始動し、ＣＬＫを反転した信
号の立ち上がり（ＣＬＫの立ち下がり）で各データが書
き込まれる。各水平期間で書き込まれた画像データは、
該水平期間の後半ではラインメモリの上位４ビツトの画
像データが、次の水平期間の前半では、下位４ビツトの
画像データが読み出される０画像データの読み出しは、
ＲＲＥＳ信号で始動し、ＲＣＬＫの立ち上がりに同期し
て各データが読み出される。Ｆ／Ｆｌでは、ＣＬＩの立
ち上がりのタイミングでラインメモリから読み出された
画像データを選択（表示部奇数列データ）し、Ｆ／Ｆ３
では、Ｃｌ３の立ち上がりのタイミングでラインメモリ
から読み出された画像データを選択（表示部偶数列デー
タ）する。更にＦ／Ｆ　ｌで選択された画像データは、
Ｆ／Ｆ２によって、Ｃｌ３の立ち上がりで画像データを
遅延させることによって、上側ＤＤ用データと下側ＤＤ
用データのタイミングを合わせる。

各信号側駆動回路への画像データの取り込みは、ＳＴＡ
信号で始動し、Ｃｌ３の立ち下がりでブタが取り込まれ
る。

次に第６図に基づいて説明を加える。各水平期間で画像
データがラインメモリの０〜８６３番地へ書き込まれる
。（本実施例ではＩＨを８６４画素と考えて、ｖＣＯの
発振周波数が決まっている）ラインメモリの書き込まれ
た画像データは各水平期間の後半と次の水平期間の前半
で読み出される。又、ラインメモリがらの読み出しクロ
ックＲＣＬＫ　（第１図）は、第２図に示す様に、ライ
ンメモリのライトクロックＣＬＫの２倍の周波数である
為、ラインメモリのリードアドレスは、坏Ｈ期間でＯ〜
８６３番地までアクセスされる。

又、第４図に示す様に、奇数、偶数フィールドによって
、ＩＨの時間に走査する２本のラインの組み合わせを１
ラインずらす為に、表示部の走査信号ＹＯ１，２・・・
、　Ｙ　ｅ　＋、２　・・・のタイミングは、奇数フィ
ールドと偶数フィールドで、第６図下部に示す様にＨＨ
ずらす。更に第７図には、走査側駆動回路の各出力のタ
イミングを示す。走査自体は、信号ＤＹで始動し、ＣＬ
Ｙの立ち下がりに同期して順次駆動される。走査電極は
、第３図に示す様な構成となっている為、左右の信号側
駆動回路出力信号（Ｙｏ、Ｙｅ）で交互に走査される。

又、奇数、偶数フィールドで、２本のラインの組み合わ
せを１ラインずつずらす為、本図に示す様に、走査スタ
ート信号ＤＹのタイミングを、フィールドによって９Ｈ
ずらす。

［発明の効果］ 以上のように本発明によれば、ラインメモリ１個で、表
示部上下に設けられた信号側駆動回路へ転送する画像デ
ータ処理が行なえ、本実施例の場合は、ラインメモリを
用いたノンインクレース変換が容易となる。また、フィ
ールドメモリ等を用いたノンインクレース変換も同様の
考え方によって容易に行なえる。更に、ノンインクレー
ス変換以外でも、画像メモリを用いた画像表示装置にお
いて、表示部の信号側駆動回路構成が、上下の信号側駆
動回路の出力によって、交互に信号電極を駆動する場合
は、本発明の構成を採用することによって、画像メモリ
が効率化でき、画像メモリ周辺回路も簡略化されて、回
路設計上の負荷が軽減されると同時に、画像メモリコス
トが回路部品コスト全体に対して占める割合が大きいの
で、画像メモリの効率化によって、回路部品の大幅なコ
ストグランが可能となる。

【図面の簡単な説明】

第１図は本発明による画像表示装置駆動回路を実現する
ための画像表示装置の構成図。 第２図は・・タイミングジェネレータ１０７の構成図。 第３図は表示部１１０の周辺構成図。 第４図は表示部１１０の画素配列及び駆動方法概略図。 第５図は第１図のタイミングチャート（１）−図。 第６図（ａ）（ｂ）は第１図のタイミングチャート　（
２）図。 第７図は走査信号タイミングチャート。 第８図は従来の技術の実施例を示す図。 第９図は第８図のタイミングチャート６以上 第２図 第３図 第７図 ［ｄｌ 第６図 ｔｊ＋１

Claims (1)

【特許請求の範囲】
1. （１）信号電極、走査電極がマトリクス状に配置され、
   信号電極は画素毎に、表示部の上下に設けられた信号側
   駆動回路により駆動される画像表示装置駆動回路におい
   て、 画像データを画像メモリに取り込んだ後、信号側駆動回
   路へ転送する画像メモリ駆動回路表示部の信号側駆動信
   号を発生する信号側駆動回路 表示部の走査側駆動信号を発生する走査側駆動回路 前記表示部の上下に設けられた信号側駆動回路へ転送さ
   れる画像データは、同一の画像メモリに記憶されること
   を特徴とする画像表示装置駆動回路。