JPH0294436A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0294436A JPH0294436A JP63246020A JP24602088A JPH0294436A JP H0294436 A JPH0294436 A JP H0294436A JP 63246020 A JP63246020 A JP 63246020A JP 24602088 A JP24602088 A JP 24602088A JP H0294436 A JPH0294436 A JP H0294436A
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- polysilicon
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- phosphorus
- polysilicon layer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000001039 wet etching Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 14
- 239000011574 phosphorus Substances 0.000 abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 238000005224 laser annealing Methods 0.000 abstract description 4
- 239000002245 particle Substances 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にポリシリコ
ン層にテーパーを有する開口部を形成する方法に関する
。
ン層にテーパーを有する開口部を形成する方法に関する
。
ポリシリコンは半導体装置のゲート等に使用される物質
であるが、従来ポリシリコン層にテーパーを有する開口
部を形成するには、ポリシリコンのドライエツチング法
では、ガスにＣ（１１３Ｆ。
であるが、従来ポリシリコン層にテーパーを有する開口
部を形成するには、ポリシリコンのドライエツチング法
では、ガスにＣ（１１３Ｆ。
Ｃ２Ｃ１３Ｆ３ 、 ＣＨ２Ｃ４２等を使用する方法が
用いられており、またウェットエツチング法ではポリシ
リコンにリン拡散する際に０２リーク等を利用し、ポリ
シリコン内のリン酒度プロファイルを変えてウェットエ
ツチングのエツチングレートの違いを利用して開口部に
テーパーをつけていた。
用いられており、またウェットエツチング法ではポリシ
リコンにリン拡散する際に０２リーク等を利用し、ポリ
シリコン内のリン酒度プロファイルを変えてウェットエ
ツチングのエツチングレートの違いを利用して開口部に
テーパーをつけていた。
上述した従来のポリシリコンにテーパーを有する開口部
を形成する方法のうちドライエツチング法では、充分な
テーパーを得ることが出来ないという欠点があり、リン
拡散でポリシリコン中のリン濃度プロファイルを変えて
ウェットエツチングのエツチングレートの違いを利用し
てテーパーをつける方法は、リン拡散のばらつきが大き
くコントロール性が悪い為、一定のテーパーを再現性良
く形成することが難しいという欠点がある。
を形成する方法のうちドライエツチング法では、充分な
テーパーを得ることが出来ないという欠点があり、リン
拡散でポリシリコン中のリン濃度プロファイルを変えて
ウェットエツチングのエツチングレートの違いを利用し
てテーパーをつける方法は、リン拡散のばらつきが大き
くコントロール性が悪い為、一定のテーパーを再現性良
く形成することが難しいという欠点がある。
特にダイナミックランダムアクセスメモリーの場合、第
３図のごとく、容量ポリシリコン４の下側にくびれ部分
４Ａが出来て、ゲートポリシリコンを成長した際、眉間
絶縁膜８を介してそのくびれ部分にゲートポリシリコン
５が入り込み、ゲートポリシリコン５と不純物拡散層６
間の耐圧が低下する。
３図のごとく、容量ポリシリコン４の下側にくびれ部分
４Ａが出来て、ゲートポリシリコンを成長した際、眉間
絶縁膜８を介してそのくびれ部分にゲートポリシリコン
５が入り込み、ゲートポリシリコン５と不純物拡散層６
間の耐圧が低下する。
更にゲートポリシリコン５のバターニングをした後に、
第４図のごとく、容量ポリシリコンのくびれ部分の眉間
絶縁膜８の下側にゲートポリシリコン５Ａが残りゲート
ポリシリコン５同志のショートを生じ歩留を落としてし
まうという現象が生じていた。この為従来プロセスでは
、ゲートポリシリコンのバターニング後に、容量ポリシ
リコンのくびれ部分の眉間絶縁膜下に入り込んだゲート
ポリシリコンを除去する工程を必要とした。
第４図のごとく、容量ポリシリコンのくびれ部分の眉間
絶縁膜８の下側にゲートポリシリコン５Ａが残りゲート
ポリシリコン５同志のショートを生じ歩留を落としてし
まうという現象が生じていた。この為従来プロセスでは
、ゲートポリシリコンのバターニング後に、容量ポリシ
リコンのくびれ部分の眉間絶縁膜下に入り込んだゲート
ポリシリコンを除去する工程を必要とした。
尚、第３図及び第４図において７はゲート絶縁膜、９は
容量ポリシリコンの窓、１０は活性領域、１１はフィー
ルド酸化膜である。
容量ポリシリコンの窓、１０は活性領域、１１はフィー
ルド酸化膜である。
本発明の半導体装置の製造方法は、半導体基板上に形成
されたポリシリコン層に不純物を表面から熱拡散する工
程と、同じ不純物をイオン注入法によって前記ポリシリ
コン層に打ち込み不純物プロファイルを制御する工程と
、不純物が導入された前記ポリシリコン層をウェットエ
ツチングしテーパーを有する開口部を形成する工程とを
含んで構成される。
されたポリシリコン層に不純物を表面から熱拡散する工
程と、同じ不純物をイオン注入法によって前記ポリシリ
コン層に打ち込み不純物プロファイルを制御する工程と
、不純物が導入された前記ポリシリコン層をウェットエ
ツチングしテーパーを有する開口部を形成する工程とを
含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず第１図（ａ＞に示すように、半導体基板１上にポリ
シリコン層２を成長させる。
シリコン層２を成長させる。
次に第１図（ｂ）に示すようにポリシリコン層２にリン
の熱拡散を行ない、つづいてリンのイオン注入を行なう
。その後レーザーアニールを行なってイオン注入された
リン粒子の活性化を行なう。次に第１図（Ｃ）に示すよ
うに、フォトレジスト膜３を設けたのちバターニングす
る。
の熱拡散を行ない、つづいてリンのイオン注入を行なう
。その後レーザーアニールを行なってイオン注入された
リン粒子の活性化を行なう。次に第１図（Ｃ）に示すよ
うに、フォトレジスト膜３を設けたのちバターニングす
る。
次に第１図（ｄ）に示すように、フォトレジスト膜３を
マスクとしてポリシリコン層３のウェットエツチングを
行なうとポリシリコン層３にテーパーを有する開口部２
０が得られる０次で第１図（ｅ）に示すように、フォト
レジスト膜３を除去する。
マスクとしてポリシリコン層３のウェットエツチングを
行なうとポリシリコン層３にテーパーを有する開口部２
０が得られる０次で第１図（ｅ）に示すように、フォト
レジスト膜３を除去する。
テーパーの形状については、第２図のごとくリンドープ
ポリシリコンの層抵抗とウェットエツチングレートの関
係が得られている為、リンのイオン注入のエネルギー及
びドーズ量によってポリシリコン層内のリンのプロファ
イルを制御しテーパー形状をコントロールすることがで
きる。さらにアニールにレーザーアニールを用いている
のはポリシリコン層内のリンのプロファイルを変えない
為である。
ポリシリコンの層抵抗とウェットエツチングレートの関
係が得られている為、リンのイオン注入のエネルギー及
びドーズ量によってポリシリコン層内のリンのプロファ
イルを制御しテーパー形状をコントロールすることがで
きる。さらにアニールにレーザーアニールを用いている
のはポリシリコン層内のリンのプロファイルを変えない
為である。
尚、レーザーアニールの代りにリンをイオン注入した後
にランプアニールを行なうことによってリンの粒子を活
性化してもよい。
にランプアニールを行なうことによってリンの粒子を活
性化してもよい。
以上説明したように本発明によれば、ポリシリコン層に
熱拡散及びイオン注入により不純物を導入したのちウェ
ットエツチングを行なうことにより、ポリシリコン層に
再現性よくテーパーを有する開口部を設けることかでき
る。従ってダイナミックランダムアクセスメモリーの容
量ポリシリコンの下側にくびれが入ることがなくなるた
め、ダイナミックランダムアクセスメモリーの製造工程
の短縮及び製造歩留りの向上をはかることができる。
熱拡散及びイオン注入により不純物を導入したのちウェ
ットエツチングを行なうことにより、ポリシリコン層に
再現性よくテーパーを有する開口部を設けることかでき
る。従ってダイナミックランダムアクセスメモリーの容
量ポリシリコンの下側にくびれが入ることがなくなるた
め、ダイナミックランダムアクセスメモリーの製造工程
の短縮及び製造歩留りの向上をはかることができる。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図はリンドープポリシリコンの層抵抗
とウェットエツチングレートの関係を示す図、第３図は
従来のダイナミックランタムアクセスメモリーの断面図
、第４図は従来のダイナミックランダムアクセスメモリ
ーの上面図である。 １・・・半導体基板、２・・・ポリシリコ層、３・・・
フォトレジスト膜、４・・・容量ポリシリコン、５・・
・ゲートポリシリコン、６・・・不純物拡散層、７・・
・ゲート絶縁膜、８・・・層間絶縁膜、９・・・容量ポ
リシリコンの窓、１０・・・活性領域、１１・・・フィ
ールド酸化膜、２０・・・開口部。 情 図
プの断面図、第２図はリンドープポリシリコンの層抵抗
とウェットエツチングレートの関係を示す図、第３図は
従来のダイナミックランタムアクセスメモリーの断面図
、第４図は従来のダイナミックランダムアクセスメモリ
ーの上面図である。 １・・・半導体基板、２・・・ポリシリコ層、３・・・
フォトレジスト膜、４・・・容量ポリシリコン、５・・
・ゲートポリシリコン、６・・・不純物拡散層、７・・
・ゲート絶縁膜、８・・・層間絶縁膜、９・・・容量ポ
リシリコンの窓、１０・・・活性領域、１１・・・フィ
ールド酸化膜、２０・・・開口部。 情 図
Claims (1)
- 半導体基板上に形成されたポリシリコン層に不純物を表
面から熱拡散する工程と、同じ不純物をイオン注入法に
よって前記ポリシリコン層に打ち込み不純物プロファイ
ルを制御する工程と、不純物が導入された前記ポリシリ
コン層をウェットエッチングしテーパーを有する開口部
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246020A JPH0294436A (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246020A JPH0294436A (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294436A true JPH0294436A (ja) | 1990-04-05 |
Family
ID=17142258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246020A Pending JPH0294436A (ja) | 1988-09-29 | 1988-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207493B1 (en) | 1998-08-19 | 2001-03-27 | International Business Machines Corporation | Formation of out-diffused bitline by laser anneal |
| JP2007505485A (ja) * | 2003-09-09 | 2007-03-08 | シーエスジー ソーラー アクチェンゲゼルシャフト | シリコンをエッチングする方法の改良 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587837A (ja) * | 1981-07-07 | 1983-01-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58207669A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-29 JP JP63246020A patent/JPH0294436A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587837A (ja) * | 1981-07-07 | 1983-01-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58207669A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207493B1 (en) | 1998-08-19 | 2001-03-27 | International Business Machines Corporation | Formation of out-diffused bitline by laser anneal |
| US6258661B1 (en) | 1998-08-19 | 2001-07-10 | International Business Machines Corporation | Formation of out-diffused bitline by laser anneal |
| JP2007505485A (ja) * | 2003-09-09 | 2007-03-08 | シーエスジー ソーラー アクチェンゲゼルシャフト | シリコンをエッチングする方法の改良 |
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