JPH029365B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明はデジタル集積回路のラツチ回路として
適するラツチ装置に関する。

発明の技術的背景とその問題点 回路構成の複雑な集積回路、例えばマイクロ・
プロセツサなどにおいては、データを共通の信号
線を介して時分割で転送することは一般的に行な
われている。上記共通信号線をデータ・バスと呼
ぶ。このデータ・バスからデータを受け取ると
き、ダイナミツク型ラツチ回路またはスタテイツ
ク型ラツチ回路を用いることはよく行なわれる。
またデータ・バスにデータを出力するには３−ス
テート・バツフアが利用されるが、また高レベル
もしくは低レベルの一方のみを出力し、他のレベ
ルはバス・ラインをプリチヤージすることによつ
て補なうという方法もよく用いられる。

以下に従来例として、ＮチヤネルMOS−FET
によるバス・ラインのプリチヤージ方式について
説明する。第１図は従来のバス・ライン駆動回路
例であり、１₁〜１₄はバス・ライン（データ線）、
２はスタテイツク型ラツチ回路、３はこのラツチ
回路２の出力側に設けられた論理回路、４はプリ
チヤージ回路、５はバス・ライン１₁〜１₄のデー
タを決めるバツフア回路、６はこのバツフア回路
５を制御する論理回路である。上記ラツチ回路２
は、バス・ライン１₁〜１₄にそれぞれ対応するラ
ツチ１１₁〜１１₄よりなる。トランジスタ１２₁
はラツチ信号φ_Lに応じてバス・ライン１₁のデー
タを取り込むためのものである。インバータ１３
_１，１４₁はラツチ本体となる部分であり、トラン
ジスタ１５₁は、互に同一信号レベルにあるイン
バータ１３₁の入力とインバータ１４₁の出力を結
び、スタチツク・ホールド回路を形成する。トラ
ンジスタ１５₁のゲート制御は、ラツチ信号φ_Lの
反転パルス_Lで行なわれる。他のラツチ１１₂〜
１１₄についても上記ラツチ１１₁と同様であるか
ら、対応個所には同一符号を用いかつ添字のみ異
ならせて説明は省略する。プリチヤージ回路４
は、電源Vccとバス・ライン１₁〜１₄間に設けた
トランジスタ２１₁〜２１₄を、プリチヤージ信号
φ_PREで制御するものである。バツフア回路５は接
地ラインとバス・ライン１₁〜１₄間に設けたトラ
ンジスタ３１₁〜３１₄を、論理回路６の出力で制
御するものである。

第２図は第１図の回路のタイミング波形例を示
す。φ₁はシステム・クロツク信号で、このクロ
ツクφ₁の立ち上がりから次の立ち上がりまでが
１ステートであり、この１ステート単位でデータ
のやり取りが、バスラインを介して行なわれる。
クロツクφ₁と同じ周期をもつプリチヤージ・ク
ロツクφ_PREによつてバスライン１₁〜１₄はＨ（高）
レベルにプリチヤージされる。プリチヤージ終了
後、論理回路６がバツフア回路５を駆動してバス
ラインにデータを出力する。このときバスライン
はＬ（低）レベルのデータしか出力しない。デー
タがＨレベルの時はバツフア回路５は高インピー
ダンス状態となり、バスラインはプリチヤージ・
レベルを保持する。このバスラインのデータはラ
ツチ１１₁〜１１₄によつて捕えられる。そのラツ
チのタイミングはパルスφ_Lである。

第１図の構成は、バスラインが４本の場合つま
りデータが４ビツトの例であるが、８ビツト、16
ビツト等の場合も各タイミングは全く同様に考え
ることができる。

上記従来例の場合、ラツチ１１₁〜１１₄に４ビ
ツト全て“１”を書き込みたいときは、そのステ
ートにおいて、バスラインを駆動する全てのバツ
フア回路の出力を高インピーダンスにし、バスラ
イン１₁〜１₄のプリチヤージ・レベルをラツチ・
パルスφ_Lでラツチ回路に書き込ませることにな
る。ところで全て“１というデータは、特定の論
理回路に対して或る決まつたステートの時入力さ
せるということが往々にしてある。例えばデータ
をデクリメントしたい時など、そのデータに２進
コードで“1111”を加えればよい。上記データが
減算タイマのデータである場合、定期的にデクリ
メントが行なわれる。このようにバスラインの全
ビツトに“１”を書き込むのに、１ステート分の
時間が必要であつた。

発明の目的 本発明は上記実情に鑑みてなされたもので、そ
の目的とするところは、ラツチ回路のラツチのタ
イミングを変えることにより、バスラインの使用
をより有効的にするものである。

発明の概要 上記目的を達成するために、データ線のプリチ
ヤージとラツチ回路によるデータ・ラツチのタイ
ミングを一致させるもので、このようにすると全
ビツト“１”のデータをとらえた次のデータ成立
期間をデータの転送に使用でき、かつまたデータ
のプリチヤージを前記全ビツト“１”のデータと
して使用できるものである。

発明の実施例 以下図面を参照して本発明の一実施例を説明す
る。第３図は同実施例を示す回路構成図である
が、これは第１図のものと対応させた場合の例で
あるから、対応個所には同一符号を付して説明を
省略し、特徴とする点を説明する。本実施例の特
徴は、ラツチ１１₁〜１１₄にプリチヤージ・レベ
ルと同じ論理レベルの信号をラツチさせるとき、
つまりラツチ１１₁〜１１₄に信号“１”〜“１を
ラツチさせるとき、プリチヤージ・パルスφ_PREと
同期しかつそれ以外のときはφ_PREとは同期しない
ラツチ信号φ_L′（第４図参照）をラツチ信号供給
端５１から供給するもので、このときデータ・ホ
ールド用のトランジスタ１５₁〜１５₄のゲートに
は、ラツチ信号φ_L′の反転信号_L′を、端子５２
から供給する。

第３図においてラツチ１１₁〜１１₄に全て
“１”を書き込みたいときは、ラツチ信号φ_L′が
プリチヤージ信号φ_PREに同期して出力され、それ
以外の場合つまり他の論理回路からデータを受け
取る場合には、従来通りプリチヤージ以外の期間
にラツチパルスφ_L′が出力されるようにすればよ
い。このようにすると、全て“１”のデータを捕
えた次のデータ成立期間（第４図のＡの期間）を
データ転送のために使用することができる。一方
従来は、ラツチがほしいデータをバス・ラインか
らもらうタイミング（第１図のハツチング部）
に、全て“１”のデータを捕えていたため、この
期間は他のデータ転送には使えず、次にくるステ
ートのタイミングを待たねばならなかつた。従つ
て第３図によれば、バスラインをより効率よく使
用することになり、システム全体で高速化がはか
れることになる。

発明の効果 以上説明した如く本発明によれば、ラツチ回路
にプリチヤージのレベルと同じ論理レベルの信号
をラツチさせるもので、次のデータ成立期間を他
のデータ転送に使用でき、またプリチヤージ期間
以外に、わざわざ各データ・ラインに同じ論理レ
ベルの信号を得るステートを設ける必要性もな
く、データ・ラインの使用をより有効化できるも
のである。

【図面の簡単な説明】

第１図は従来装置の回路構成図、第２図は同構
成の作用を示すタイミングチヤート、第３図は本
発明の一実施例の回路構成図、第４図は同構成の
作用を示すタイミングチヤートである。 １₁〜１₄……データ・ライン、２……ラツチ回
路、４……プリチヤージ回路、５……バツフア回
路、５１……ラツチ信号供給端。

Claims (1)

【特許請求の範囲】
1. １ 複数のデータ線と、これら各々のデータ線に
   接続されるラツチ回路からなり、上記データ線は
   同一のプリチヤージ信号でプリチヤージされ、上
   記ラツチ回路は同一のラツチ信号でデータをラツ
   チするラツチ装置において、上記ラツチ回路にプ
   リチヤージのレベルと同じ論理レベルの信号をラ
   ツチさせるとき、上記ラツチ信号をプリチヤージ
   期間内に出力し、それ以外のときは上記ラツチ信
   号をプリチヤージ期間外に出力する手段を具備し
   たことを特徴とするラツチ装置。