JPH0292550U - - Google Patents

Description

【図面の簡単な説明】

第１図は本考案の一実施例に係る受信機を示す
外観平面図、第２図は本実施例の受信機内部の回
路構成を示すブロツク図、第３図は本実施例で採
用した送信信号フオーマツトを示す図、第４図は
第２図中のＲＡＭ１１の主要内容を示す模式構成
図、第５図は第２図中のＲＡＭ１５の主要内容を
示す模式構成図、第６図は本実施例の全体的な処
理動作を示すフローチヤート、第７図は第６図中
の受信データ取り込み処理（ステツプａ_１３）を
具体的に示すフローチヤート、第８図及び第９図
は第６図中のキー処理（ステツプａ_５）のうち、
読み出しキーＳ_１の操作時と確認キーＳ_２の操作
時のそれぞれの処理を具体的に示すフローチヤー
ト、第１０図はＲＡＭ１５に各レースの予測デー
タが記憶された場合の一例を示す図、第１１図は
ＲＡＭ１１に受信データが記憶された場合の一例
を示す図、第１２図はＲＡＭ１５に各レース毎の
払い戻し金額データが記憶された場合の一例を示
す図、第１３図は読み出しキーＳ_１と確認キーＳ
_２の操作に基づく表示部２の表示状態の切り換わ
りを示す図、第１４図は本考案の他の実施例に係
る受信機内部の回路構成の一部を示すブロツク図
、第１５図は上記他の実施例で採用した送信信号
フオーマツトを示す図である。 ２……表示部、４……受信回路、５……入力同
期回路、６……ＢＣＨ誤り訂正回路、７……プリ
アンブル検出回路、８……同期コード検出回路、
９……Ｓ−Ｐ変換回路、１０……受信タイミング
制御回路、１１……受信データ記憶用のＲＡＭ、
１２……ＲＡＭ制御部、１３……ＣＰＵ、１５…
…予想データ記憶用のＲＡＭ、１６……演算回路
、１７……表示バツフア、１８……表示ドライバ
、２１……ＩＤ−ＲＯＭ、２２……アドレス一致
検出回路、Ｎ……受信データレジスタ、Ｄ……結
果データ記憶部、Ｅ……配当データ記憶部、Ｆ…
…誤りなしフラグ、Ｍ……予想データレジスタ、
Ｇ……予想データ記憶部、Ｈ……購入金額記憶部
、Ｉ……払い戻し金額記憶部、Ｊ……的中フラグ
、Ｒ_１〜Ｒ_１０……予想本数レジスタ、Ｃ……レ
ース指定レジスタ、Ｐ……表示ポインタ、Ｓ……
タイマレジスタ、Ｌ……受信可否フラグ、Ｓ_１…
…読み出しキー、Ｓ_２……確認キー、Ｓ_３……デ
ータ入力キー、Ｓ_４……レースキー、Ｓ_５……エ
ンターキー。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) レースの結果を予想する予想データと、こ
   れに対応して購入した金額を示す購入金額データ
   とを入力する入力手段と、 該入力手段で入力された予想データ及び購入金
   額データを記憶する記憶手段と、 実際のレース結果を示す結果データと、これに
   対応した配当金額もしくは配当率を示す配当デー
   タとを受信する受信手段と、 該受信手段で受信された結果データと前記記憶
   手段に記憶されている予想データとの一致を判別
   する一致判別手段と、 該一致判別手段により一致が判別された際、前
   記購入金額データと前記配当データとに基づいて
   払い戻し金額を演算する演算手段と、 該演算手段によつて得られた払い戻し金額を表
   示する表示手段とを備えたことを特徴とする受信
   機。 (2) 前記受信手段は受信データの誤りを検出す
   る誤り検出手段を有し、該誤り検出手段で受信デ
   ータに誤りが無いと判別された時だけ該受信デー
   タを取り込んで前記表示手段に表示させることを
   特徴とする請求項(1)記載の受信機。 (3) 前記受信手段は受信データの誤りを検出す
   る誤り検出手段を有し、該誤り検出手段で誤りの
   確率の高いデータが検出された時は、該データの
   誤りの確率が高いことを前記表示手段で明示する
   ことを特徴とする請求項(1)記載の受信機。 (4) 前記受信手段は一連の結果データの受信が
   完了する毎に受信完了信号を出力し、前記一致判
   別手段及び前記演算手段を動作させることを特徴
   とする請求項(1)乃至(3)のいずれか１つに記載の
   受信機。 (5) 前記入力手段によるキー入力があつた時は
   、該キー入力に基づく処理を他の処理よりも優先
   させることを特徴とする請求項(1)乃至(4)のいず
   れか１つに記載の受信機。