JPH0291895A - 書込み消去可能な不揮発性半導体記憶装置 - Google Patents
書込み消去可能な不揮発性半導体記憶装置Info
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- JPH0291895A JPH0291895A JP63242723A JP24272388A JPH0291895A JP H0291895 A JPH0291895 A JP H0291895A JP 63242723 A JP63242723 A JP 63242723A JP 24272388 A JP24272388 A JP 24272388A JP H0291895 A JPH0291895 A JP H0291895A
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Landscapes
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- Non-Volatile Memory (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は書込み消去可能な不揮発性半導体記憶装置（以
下にＥＰＲＯＭという）に関する。
下にＥＰＲＯＭという）に関する。
従来のＥＰＲＯＭは、５１２にビットまでのものでは、
１種類のピン配置を使用していたが、ＩＭビット以上の
ものでは、４０ピン、３２ピン、２８ピンと多様なピン
配置の品種が使用されている。
１種類のピン配置を使用していたが、ＩＭビット以上の
ものでは、４０ピン、３２ピン、２８ピンと多様なピン
配置の品種が使用されている。
これらの中で、ＩＭビット以上の３２ピンのＥＰＲＯＭ
では、マスクＲＯＭの互換性を有するものと、ＪＥＤＣ
準拠のものとの２種類かある。
では、マスクＲＯＭの互換性を有するものと、ＪＥＤＣ
準拠のものとの２種類かある。
第６図（ａ）はマスクＲＯＭの互換性を有するＥＰＲＯ
Ｍのピン配置を示すピン配置図である。
Ｍのピン配置を示すピン配置図である。
一方、第６図（ｂ）はＪＥＤＣ準拠の
ＥＰＲＯＭのピン配置を示すピン配置図である。
これらの２種類は、第６図（ａ）および（ｂ）に示すよ
うに、Ａ１６ピンと丁［ピンとを互いに入れ替えたピン
配置になっている。
うに、Ａ１６ピンと丁［ピンとを互いに入れ替えたピン
配置になっている。
従来のＥＰＲＯＭでは、これらの２種類を全く別の工程
で製造するか、あるいはこれらの２種類をそれぞれ数枚
のマスクを変えることにより製造している。
で製造するか、あるいはこれらの２種類をそれぞれ数枚
のマスクを変えることにより製造している。
［発明が解決しようとする課題〕
上述した従来のＥＰＲＯＭでは、Ａ１６ピンと丁「ピン
とを互いに入れ替えたピン配置の２種類を、全く別の工
程で製造するか、あるいは数枚のマスクを変えて製造す
る必要があるので、工程が複雑化し、開発工数も増加し
て、製品コストが高くなるという問題点がある。
とを互いに入れ替えたピン配置の２種類を、全く別の工
程で製造するか、あるいは数枚のマスクを変えて製造す
る必要があるので、工程が複雑化し、開発工数も増加し
て、製品コストが高くなるという問題点がある。
本発明の目的は、ずン装置の種類を示す情報を記憶する
メモリセルを設け、そのメモリセルの情報でピン配置の
状態を切替えることにより、同一の工程で製造したピン
配置が異なる品種を実現することができるＥＰＲＯＭを
提供することにある。
メモリセルを設け、そのメモリセルの情報でピン配置の
状態を切替えることにより、同一の工程で製造したピン
配置が異なる品種を実現することができるＥＰＲＯＭを
提供することにある。
本発明のＥＰＲＯＭは、書込み消去可能な不揮発性の一
般情報を記憶する一般情報用メモリセルと、前記一般情
報用メモリセルの読出しおよび書込み消去を行う周辺回
路とを備えた書込み消去可能な不揮発性半導体記憶装置
において、（Ａ＞ピン配置の種類を示す情報を記憶する
ことができるピン配置用メモリセルを有するピン配置情
報保持回路、 （Ｂ）前記ピン配置用メモリセルにピン配置の種類を示
す情報を書込むための書込み消去を行うことができる書
込み系回路、 （Ｃ）前記ピン配置用メモリセルに記憶されたピン配置
の種類を示す情報を受けて、その情報で示されたピン配
置の種類に、ピン配置の設定状態を切替えるピン配置切
替え回路、を備えて構成されている。
般情報を記憶する一般情報用メモリセルと、前記一般情
報用メモリセルの読出しおよび書込み消去を行う周辺回
路とを備えた書込み消去可能な不揮発性半導体記憶装置
において、（Ａ＞ピン配置の種類を示す情報を記憶する
ことができるピン配置用メモリセルを有するピン配置情
報保持回路、 （Ｂ）前記ピン配置用メモリセルにピン配置の種類を示
す情報を書込むための書込み消去を行うことができる書
込み系回路、 （Ｃ）前記ピン配置用メモリセルに記憶されたピン配置
の種類を示す情報を受けて、その情報で示されたピン配
置の種類に、ピン配置の設定状態を切替えるピン配置切
替え回路、を備えて構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明のＥＰＲＯＭの一実施例を示すブロック
図である。
図である。
本実施例のＥＰＲＯＭは、書込み消去可能な不揮発性の
一般情報を記憶する一般情報用メモリセルと、その一般
情報用メモリセルの読出しおよび書込み消去を行う周辺
回路とに加えて、以下の各回路を備えている。
一般情報を記憶する一般情報用メモリセルと、その一般
情報用メモリセルの読出しおよび書込み消去を行う周辺
回路とに加えて、以下の各回路を備えている。
まず、第１図に示すように、ピン配置情報保持回路１は
、ピン配置の種類を示す情報を記憶することができるピ
ン配置用メモリセルを有している。
、ピン配置の種類を示す情報を記憶することができるピ
ン配置用メモリセルを有している。
一方、書込み系回路２は、ピン配置情報保持回路１に有
するピン配置用メモリセルに、ピン配置の種類を示す情
報を書込むための書込み消去を行うことができる。
するピン配置用メモリセルに、ピン配置の種類を示す情
報を書込むための書込み消去を行うことができる。
第２図はピン配置情報保持回路１の一例と書込み系回路
２との接続を示す回路図である。
２との接続を示す回路図である。
第１図および第２図で、ピン配置情報保持回路１のピン
配置用メモリセルであるＰＲＯＭヒユーズＰＦは、最初
書込みが行われていないときには、非導通の状態になっ
ている。
配置用メモリセルであるＰＲＯＭヒユーズＰＦは、最初
書込みが行われていないときには、非導通の状態になっ
ている。
この状態で、書込み系回路２から、ＡとＣのそれぞれに
電圧ＶＣＣを、Ｂに解放状態を与えることにより、デイ
プレッション■・ランジスタＴＤが導通状態でＰＲＯＭ
ヒユーズＰＦが非導通状態のため、Ｄが高電位（以下に
高電位をＨで示す）になるので、インバータＩＮＶ１を
通ったＸは、低電位（以下に低電位をして示す）になり
、さらにインバータＩＮＶ２を通った７は、Ｈになる。
電圧ＶＣＣを、Ｂに解放状態を与えることにより、デイ
プレッション■・ランジスタＴＤが導通状態でＰＲＯＭ
ヒユーズＰＦが非導通状態のため、Ｄが高電位（以下に
高電位をＨで示す）になるので、インバータＩＮＶ１を
通ったＸは、低電位（以下に低電位をして示す）になり
、さらにインバータＩＮＶ２を通った７は、Ｈになる。
一方、書込みを行うために、書込み系回路２から、Ａに
電圧Ｏ■を、Ｂに電圧Ｖｐｐを、Ｃに電圧■２Ｍを与え
ることにより、ＰＲＯＭヒユーズＰＦは、書込みが行わ
れて導通状態に変化する。
電圧Ｏ■を、Ｂに電圧Ｖｐｐを、Ｃに電圧■２Ｍを与え
ることにより、ＰＲＯＭヒユーズＰＦは、書込みが行わ
れて導通状態に変化する。
この状態で、再び、書込み系回路２から、ＡとＣのそれ
ぞれに電圧■ｃｃを、Ｂに解放状態を与えることにより
、ＰＲＯＭヒユーズＰＦが導通状態になるため、ＤがＬ
になるので、インバータＩＮＶＩを通ったＸは、Ｈにな
り、さらにインバータＩＮＶ２を通ったヌーは、しにな
る。
ぞれに電圧■ｃｃを、Ｂに解放状態を与えることにより
、ＰＲＯＭヒユーズＰＦが導通状態になるため、ＤがＬ
になるので、インバータＩＮＶＩを通ったＸは、Ｈにな
り、さらにインバータＩＮＶ２を通ったヌーは、しにな
る。
なお、上記のＰＲＯＭヒユーズＰＦは、一般情報用メモ
リセルと同じメモリセルをＡ１などで紫外線を遮蔽する
ことにより、マスク工程を増加させずに実現することが
できる。
リセルと同じメモリセルをＡ１などで紫外線を遮蔽する
ことにより、マスク工程を増加させずに実現することが
できる。
また、ピン配置切替え回路３は、入力信号として、信号
σ■から入力バッファＢＵＦ１を経たＥと、信号ＡＩ６
から入力バッファＢＵＦ２を経たＦとを入力するととも
に、ピン配置情報保持回路１に有するピン配置用メモリ
セルであるＰＲＯＭヒユーズＰＦに記憶されたピン配置
の種類を示す情報から得られた制御信号ｘ、ｘ−を受け
て、その情報で示されたピン配置の種類に、ピン配置の
設定状態を切習えている。
σ■から入力バッファＢＵＦ１を経たＥと、信号ＡＩ６
から入力バッファＢＵＦ２を経たＦとを入力するととも
に、ピン配置情報保持回路１に有するピン配置用メモリ
セルであるＰＲＯＭヒユーズＰＦに記憶されたピン配置
の種類を示す情報から得られた制御信号ｘ、ｘ−を受け
て、その情報で示されたピン配置の種類に、ピン配置の
設定状態を切習えている。
第３図はピン配置切替え回路３の第１の例を示す回路図
である。
である。
Ｐ Ｒ，ＯＭヒユーズ？Ｆに書込みが行われていないと
きには、上記の通り、Ｘがして、７がＨのため、第１図
および第３図で、伝送ゲー）ＴＲＩＴｒ（４が導通で、
伝送ゲー１−ＴＲ２，ＴＲ３が非導通となるので、ピン
Ｐ２に信号σ主から入力バッファＢＩＪＦ１を経た入力
Ｅが、ピンＰ２４に信号Ａ１６から入力バッファＢＵＦ
２を経た入力Ｆが、それぞれそのまま得られることとな
る。
きには、上記の通り、Ｘがして、７がＨのため、第１図
および第３図で、伝送ゲー）ＴＲＩＴｒ（４が導通で、
伝送ゲー１−ＴＲ２，ＴＲ３が非導通となるので、ピン
Ｐ２に信号σ主から入力バッファＢＩＪＦ１を経た入力
Ｅが、ピンＰ２４に信号Ａ１６から入力バッファＢＵＦ
２を経た入力Ｆが、それぞれそのまま得られることとな
る。
また、ＰＲＯＭヒユーズＰＦに書込みが行われた後には
、Ｘが１１で、ヌーがＬのなめ、伝送ゲートＴＲ’２．
ＴＲ３が導通で、伝送ゲー１− Ｔ Ｒ１。
、Ｘが１１で、ヌーがＬのなめ、伝送ゲートＴＲ’２．
ＴＲ３が導通で、伝送ゲー１− Ｔ Ｒ１。
ＴＲ４が非導通となるので、ピンＰ２に信号ＡＩ６から
入力バッファＢ ｔＪ Ｆ ２を経た入力Ｆが、ピンＰ
２４に信号酊［から入力バッファＢＵＦ １を経た入力
Ｅが、それぞれそのまま得られることとなる。
入力バッファＢ ｔＪ Ｆ ２を経た入力Ｆが、ピンＰ
２４に信号酊［から入力バッファＢＵＦ １を経た入力
Ｅが、それぞれそのまま得られることとなる。
この結果、ＰＲＯＭヒユーズＰＦの書込みが行われる前
には、マスクＲＯＭの互換性を有するＥＰＲＯＭであツ
タ本実施例のＥＰＲＯＭは、ＰＲＯＭヒユーズＰＦの書
込みを行うことにより、ＪＥＤＣ準拠のＥＰＲＯＭにな
ることができる。
には、マスクＲＯＭの互換性を有するＥＰＲＯＭであツ
タ本実施例のＥＰＲＯＭは、ＰＲＯＭヒユーズＰＦの書
込みを行うことにより、ＪＥＤＣ準拠のＥＰＲＯＭにな
ることができる。
なお、第４図はピン配置切替え回路３の第２の例を示す
回路図であり、第５図はピン配置切替え回路３の第３の
例を示す回路図である。
回路図であり、第５図はピン配置切替え回路３の第３の
例を示す回路図である。
第４図のピン配置切替え回路は、否定論理積回路（ＮＡ
ＮＤ ＧＡＴＥ）ＮＡＩ、ＮＡ２ＮＡ３．ＮＡ４．Ｎ
Ａ５．ＮＡ６で構成した例であり、一方、第５図のピン
配置切替え回路は、否定論理和回路（ＮＯＲＧＡＴＥ）
ＮＯＩ。
ＮＤ ＧＡＴＥ）ＮＡＩ、ＮＡ２ＮＡ３．ＮＡ４．Ｎ
Ａ５．ＮＡ６で構成した例であり、一方、第５図のピン
配置切替え回路は、否定論理和回路（ＮＯＲＧＡＴＥ）
ＮＯＩ。
ＮＯ２Ｎ０３．ＮＯ４，ＮＯ５，ＮＯ６で構成した例で
ある。
ある。
第４図および第５図とも、第３図と同様の効果を得るこ
とができる。
とができる。
以上述べたように、本実施例のＥＰＲＯＭは、ピン配置
の種類を示す情報を記憶するメモリセルを設け、ウェハ
状態でのプログラミングにより定めたそのメモリセルの
情報でピン配置の状態を切替えることにより、同一の工
程で製造したにもかかわらず、ピン配置が異なる品種を
実現することができる。
の種類を示す情報を記憶するメモリセルを設け、ウェハ
状態でのプログラミングにより定めたそのメモリセルの
情報でピン配置の状態を切替えることにより、同一の工
程で製造したにもかかわらず、ピン配置が異なる品種を
実現することができる。
なお、メモリセルへのプログラミングの際に、そのチッ
プの品種を判別するためのコードを読出す機能があるが
、このデバイス識別コード（Ｓｉｌｉｃｏｎ Ｓｉｇ
ｎａｔｕｒｅ）も、本発明を適用することにより、切替
えて利用することが可能である。
プの品種を判別するためのコードを読出す機能があるが
、このデバイス識別コード（Ｓｉｌｉｃｏｎ Ｓｉｇ
ｎａｔｕｒｅ）も、本発明を適用することにより、切替
えて利用することが可能である。
以上説明したように、本発明のＥＰＲＯＭは、ピン配置
の種類を示す情報を記憶するメモリセルを設け、そのメ
モリセルの情報でピン配置の状態を切替えることにより
、同一の工程で製造したピン配置が異なる品種を実現す
ることができるという効果を有している。
の種類を示す情報を記憶するメモリセルを設け、そのメ
モリセルの情報でピン配置の状態を切替えることにより
、同一の工程で製造したピン配置が異なる品種を実現す
ることができるという効果を有している。
第１図は本発明のＥＰＲＯＭの一実施例を示すブロック
図、第２図はピン配置情報保持回路の一例と書込み系回
路との接続を示す回路図、第３図はピン配置切替え回路
の第１の例を示す回路図、第４図はピン配置切替え回路
の第２の例を示す回路図、第５図はピン配置切替え回路
の第３の例を示す回路図、第６図（ａ）はマスクＲＯＭ
の互換性を有するＥＰＲＯＭのピン配置を示すピン配置
図、第６図（ｂ＞はＪＥＤＣ準拠のＥＰＲＯＭのピン配
置を示すピン配置図である。 １・・・・・・ピン配置情報保持回路、２・・・・・・
書込み系回路、３・・・・・・ピン配置切替え回路、Ｂ
ＵＦＩ。 ＢＵＦ２・・・・・・入力バッファ、ＩＮＶＩ、ＩＮＶ
２・・・・・・インバータ、ＮＡＩ、ＮＡ２．ＮＡ３Ｎ
Ａ４．ＮＡ５．ＮＡ６・・・・・・否定論理積回路、Ｎ
Ｏ１，ＮＯ２，ＮＯ３，ＮＯ４，ＮＯ５゜ＮＯ６・・・
・・・否定論理和回路、Ｐ２．Ｐ２４・・・・・・ピン
、ＰＦ・・・・・・ＰＲＯＭヒユーズ、ＴＤ・・・・・
・デイプレッショントランジスタ、ＴＲＩ、Ｔ４２゜Ｔ
Ｒ３，ＴＲ４・・・・・・伝送ゲート。 ２箔１圓 ｒ（１＞ 芳２ ワ 第５図
図、第２図はピン配置情報保持回路の一例と書込み系回
路との接続を示す回路図、第３図はピン配置切替え回路
の第１の例を示す回路図、第４図はピン配置切替え回路
の第２の例を示す回路図、第５図はピン配置切替え回路
の第３の例を示す回路図、第６図（ａ）はマスクＲＯＭ
の互換性を有するＥＰＲＯＭのピン配置を示すピン配置
図、第６図（ｂ＞はＪＥＤＣ準拠のＥＰＲＯＭのピン配
置を示すピン配置図である。 １・・・・・・ピン配置情報保持回路、２・・・・・・
書込み系回路、３・・・・・・ピン配置切替え回路、Ｂ
ＵＦＩ。 ＢＵＦ２・・・・・・入力バッファ、ＩＮＶＩ、ＩＮＶ
２・・・・・・インバータ、ＮＡＩ、ＮＡ２．ＮＡ３Ｎ
Ａ４．ＮＡ５．ＮＡ６・・・・・・否定論理積回路、Ｎ
Ｏ１，ＮＯ２，ＮＯ３，ＮＯ４，ＮＯ５゜ＮＯ６・・・
・・・否定論理和回路、Ｐ２．Ｐ２４・・・・・・ピン
、ＰＦ・・・・・・ＰＲＯＭヒユーズ、ＴＤ・・・・・
・デイプレッショントランジスタ、ＴＲＩ、Ｔ４２゜Ｔ
Ｒ３，ＴＲ４・・・・・・伝送ゲート。 ２箔１圓 ｒ（１＞ 芳２ ワ 第５図
Claims (1)
- 【特許請求の範囲】 書込み消去可能な不揮発性の一般情報を記憶する一般情
報用メモリセルと、前記一般情報用メモリセルの読出し
および書込み消去を行う周辺回路とを備えた書込み消去
可能な不揮発性半導体記憶装置において、 （Ａ）ピン配置の種類を示す情報を記憶することができ
るピン配置用メモリセルを有するピン配置情報保持回路
、 （Ｂ）前記ピン配置用メモリセルにピン配置の種類を示
す情報を書込むための書込み消去を行うことができる書
込み系回路、 （Ｃ）前記ピン配置用メモリセルに記憶されたピン配置
の種類を示す情報を受けて、その情報で示されたピン配
置の種類に、ピン配置の設定状態を切替えるピン配置切
替え回路、 を備えることを特徴とする書込み消去可能な不揮発性半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242723A JPH0291895A (ja) | 1988-09-27 | 1988-09-27 | 書込み消去可能な不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242723A JPH0291895A (ja) | 1988-09-27 | 1988-09-27 | 書込み消去可能な不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0291895A true JPH0291895A (ja) | 1990-03-30 |
Family
ID=17093290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242723A Pending JPH0291895A (ja) | 1988-09-27 | 1988-09-27 | 書込み消去可能な不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0291895A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5653632A (en) * | 1994-02-07 | 1997-08-05 | Ogawa; Taro | Photosensitive driving device |
| JP2007535826A (ja) * | 2004-05-18 | 2007-12-06 | インテル・コーポレーション | ピン・マップ互換性のための半導体ダイのプログラミング |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278763A (ja) * | 1988-04-30 | 1989-11-09 | Sharp Corp | 半導体回路装置 |
-
1988
- 1988-09-27 JP JP63242723A patent/JPH0291895A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278763A (ja) * | 1988-04-30 | 1989-11-09 | Sharp Corp | 半導体回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5653632A (en) * | 1994-02-07 | 1997-08-05 | Ogawa; Taro | Photosensitive driving device |
| JP2007535826A (ja) * | 2004-05-18 | 2007-12-06 | インテル・コーポレーション | ピン・マップ互換性のための半導体ダイのプログラミング |
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