JPH0291881A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0291881A JPH0291881A JP63243243A JP24324388A JPH0291881A JP H0291881 A JPH0291881 A JP H0291881A JP 63243243 A JP63243243 A JP 63243243A JP 24324388 A JP24324388 A JP 24324388A JP H0291881 A JPH0291881 A JP H0291881A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- circuit
- cell array
- memory cell
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ランダムアクセスが可能な半導体記憶装置に
関し、特に、リードライトが可能な半導体記憶装置に関
する。
関し、特に、リードライトが可能な半導体記憶装置に関
する。
［従来の技術］
従来、リードライトが可能な半導体メモリとして第３図
に示すものが知られている。このメモリは、外部からア
ドレス信号端子３１に与えられるアドレス信号をアドレ
スデコーダ３２でデコードし、メモリセルアレイ３３の
指定アドレスに対応するセルを選択すると共に、読出し
動作時には、上記選択されたセルのデータをセンスアン
プ３４、データ出力回路３５及びデータ出力端子３６を
介して外部に読出し、書込み動作時には外部からデータ
入力端子３７を介して入力されたデータを書込み回路３
８が上記選択されたセルに書込むように動（乍をする。
に示すものが知られている。このメモリは、外部からア
ドレス信号端子３１に与えられるアドレス信号をアドレ
スデコーダ３２でデコードし、メモリセルアレイ３３の
指定アドレスに対応するセルを選択すると共に、読出し
動作時には、上記選択されたセルのデータをセンスアン
プ３４、データ出力回路３５及びデータ出力端子３６を
介して外部に読出し、書込み動作時には外部からデータ
入力端子３７を介して入力されたデータを書込み回路３
８が上記選択されたセルに書込むように動（乍をする。
［発明が解決しようとする課題］
上述した従来の半導体メモリに記憶したデータを処理す
る場合、従来は外部の演算処理装置が半導体メモリの処
理すべき番地からデータを読出し、そのデータに対し所
定の演算を施した後、その演算結果をまた同じ番地に書
込むことが行われている。しかし、このような方法では
、演算処理装置が半導体メモリに対し、読出しと書込み
の２つのサイクルを実行する必要があり、演算処理装置
の負荷が大きいという欠点がある。
る場合、従来は外部の演算処理装置が半導体メモリの処
理すべき番地からデータを読出し、そのデータに対し所
定の演算を施した後、その演算結果をまた同じ番地に書
込むことが行われている。しかし、このような方法では
、演算処理装置が半導体メモリに対し、読出しと書込み
の２つのサイクルを実行する必要があり、演算処理装置
の負荷が大きいという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
外部の演算処理装置の負荷を軽減することが可能な半導
体記憶装置を提供することを目的とする。
外部の演算処理装置の負荷を軽減することが可能な半導
体記憶装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体記憶装置は、データを記憶するメモ
リセルアレイと、外部からアドレス信号を入力しこのア
ドレス信号により指定された前記メモリセルアレイの番
地からデータを読出す読出し手段と、外部からモード信
号を入力し前記読出し手段にて読出されたデータに対し
前記モード信号に応じて演算を行う演算回路と、この演
算回路からの出力を前記メモリセルアレイの前記アドレ
ス信号で指定された番地に書込む書込み手段とを具備し
たことを特徴とする。
リセルアレイと、外部からアドレス信号を入力しこのア
ドレス信号により指定された前記メモリセルアレイの番
地からデータを読出す読出し手段と、外部からモード信
号を入力し前記読出し手段にて読出されたデータに対し
前記モード信号に応じて演算を行う演算回路と、この演
算回路からの出力を前記メモリセルアレイの前記アドレ
ス信号で指定された番地に書込む書込み手段とを具備し
たことを特徴とする。
［作用］
本発明によれば、メモリセルアレイから読出されたデー
タは半導体記憶装置の内部の演算回路で演算処理されて
そのまま書込み手段を介してメモリセルの同一番地に書
込まれる。このため、従来のようにデータの外部への読
出しと書込みを行う必要がなくなり、外部の演算処理装
置の負担を大幅に軽減することができる。
タは半導体記憶装置の内部の演算回路で演算処理されて
そのまま書込み手段を介してメモリセルの同一番地に書
込まれる。このため、従来のようにデータの外部への読
出しと書込みを行う必要がなくなり、外部の演算処理装
置の負担を大幅に軽減することができる。
［実施例コ
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例を示すブロック図て、本
発明に関係する部分のみを表している。
発明に関係する部分のみを表している。
第１図において、アドレスデコーダ１２は、アドレス信
号端子１１に与えられているアドレス信号をデコードす
る。メモリセルアレイ１３は２進情報を記憶する部分で
データを納める番地はアドレスデコーダ１２により決定
される。
号端子１１に与えられているアドレス信号をデコードす
る。メモリセルアレイ１３は２進情報を記憶する部分で
データを納める番地はアドレスデコーダ１２により決定
される。
センスアンプ１４はメモリセルアレイ１３から取り出し
たデータを増幅する。増幅されたデータはデータ出力回
路１５と演算回路１６とに与えられる。データ出力回路
１５は外部回路をドライブ可能なレベルまてセンスアン
プ１４の出力を増幅してこれをデータ出力端子１７に出
力する。演算回路１６は上記データとデータ入力端子１
８から入力されるデータに対し、外部モード信号端子１
つから入力される外部モード信号に基き所定の演算処理
を施す。この演算処理結果は書込み回路２０に出力され
ている。書込み回路２０は演算回路１６からの出力を、
メモリセルアレイ１３のアドレスデコーダ１２で指定さ
れた番地に書込む回路である。
たデータを増幅する。増幅されたデータはデータ出力回
路１５と演算回路１６とに与えられる。データ出力回路
１５は外部回路をドライブ可能なレベルまてセンスアン
プ１４の出力を増幅してこれをデータ出力端子１７に出
力する。演算回路１６は上記データとデータ入力端子１
８から入力されるデータに対し、外部モード信号端子１
つから入力される外部モード信号に基き所定の演算処理
を施す。この演算処理結果は書込み回路２０に出力され
ている。書込み回路２０は演算回路１６からの出力を、
メモリセルアレイ１３のアドレスデコーダ１２で指定さ
れた番地に書込む回路である。
このような構成の半導体メモリにおいて、アドレス信号
がアドレス信号端子１１からアドレスデコーダ１２に入
力されると、メモリセルアレイ１３から該当する番地の
データがセンスアンプ１４に出力される。センスアンプ
１４から出力されたデータはデータ出力回路１５及びデ
ータ出力端子１７を介して外部に出力されると共に、演
算回路１６に供給される。演算回路１６に供給されたデ
ータはデータ入力端子１８から入力された外部入力信号
と演算処理される。演算の種類は外部モード信号端子１
つから入力される外部モード信号で選ぶことができる。
がアドレス信号端子１１からアドレスデコーダ１２に入
力されると、メモリセルアレイ１３から該当する番地の
データがセンスアンプ１４に出力される。センスアンプ
１４から出力されたデータはデータ出力回路１５及びデ
ータ出力端子１７を介して外部に出力されると共に、演
算回路１６に供給される。演算回路１６に供給されたデ
ータはデータ入力端子１８から入力された外部入力信号
と演算処理される。演算の種類は外部モード信号端子１
つから入力される外部モード信号で選ぶことができる。
演算内容としては、論理和、論理積及び加減算の他に、
無条件にデータのビットを全て１にする処理等も用意さ
れている。演算回路１６の出力は書込み回路２０によっ
て、メモリセルアレイ１３のアドレスデコーダ１２で指
定された番地に書込まれる。
無条件にデータのビットを全て１にする処理等も用意さ
れている。演算回路１６の出力は書込み回路２０によっ
て、メモリセルアレイ１３のアドレスデコーダ１２で指
定された番地に書込まれる。
このように、本実施例のメモリによれば、データを処理
して同じ番地に格納する場合、データの外部への読出し
及び書込みを行う必要がないので、１サイクルで処理が
可能になり、外部の演算処理装置の負荷を軽減できる。
して同じ番地に格納する場合、データの外部への読出し
及び書込みを行う必要がないので、１サイクルで処理が
可能になり、外部の演算処理装置の負荷を軽減できる。
第２図は本発明の第２の実施例のブロック構成図である
。なお、第２図において第１図と同一物には同一符号を
付してその説明を省略する。第２図において、演算回路
２１はセンスアンプ１４がらのデータとデータ入力端子
１８がら入力した外部入力信号とを、外部モード信号端
子１つから入力した外部モード信号に基き演算し、演算
結果をデータ出力回路２２と書込回路２０に供給する。
。なお、第２図において第１図と同一物には同一符号を
付してその説明を省略する。第２図において、演算回路
２１はセンスアンプ１４がらのデータとデータ入力端子
１８がら入力した外部入力信号とを、外部モード信号端
子１つから入力した外部モード信号に基き演算し、演算
結果をデータ出力回路２２と書込回路２０に供給する。
この実施例では、演算回路２１の出力がデータ出力回路
２２に入力されているため、演算結果を直ちに読出すこ
とができるという利点かある。
２２に入力されているため、演算結果を直ちに読出すこ
とができるという利点かある。
［発明の効果］
以上説明したように本発明は、外部モード信号に応じて
演算を行う演算回路を半導体メモリ内部に取り込むこと
により、演算処理のために外部にデータを読出したり、
演算結果を外部から書込んだりする必要がなく、例えば
、繰返しの演算を実行するような場合、外部演算処理装
置の負荷か軽くなり、データ処理の速度を大幅に向上で
きる。
演算を行う演算回路を半導体メモリ内部に取り込むこと
により、演算処理のために外部にデータを読出したり、
演算結果を外部から書込んだりする必要がなく、例えば
、繰返しの演算を実行するような場合、外部演算処理装
置の負荷か軽くなり、データ処理の速度を大幅に向上で
きる。
第１図は本発明の第１の実施例に係る半導体メモリの要
部ブロック図、第２図は本発明の第２の実施例に係る半
導体メモリの要部ブロック図、第３図は従来の半導体メ
モリの要部ブロック図である。 １１．３１；アドレス信号端子、１２，３２；アドレス
デコーダ、１３．３３；メモリセルアレイ、１４．３４
；センスアンプ、１５，２２，３５；データ出力回路、
１６．２１；演算回路、１７３６；データ出力端子、１
８．３７．データ入力端子、１９：外部モード信号端子
、２０．３８；書込み回路
部ブロック図、第２図は本発明の第２の実施例に係る半
導体メモリの要部ブロック図、第３図は従来の半導体メ
モリの要部ブロック図である。 １１．３１；アドレス信号端子、１２，３２；アドレス
デコーダ、１３．３３；メモリセルアレイ、１４．３４
；センスアンプ、１５，２２，３５；データ出力回路、
１６．２１；演算回路、１７３６；データ出力端子、１
８．３７．データ入力端子、１９：外部モード信号端子
、２０．３８；書込み回路
Claims (1)
- （１）データを記憶するメモリセルアレイと、外部から
アドレス信号を入力しこのアドレス信号により指定され
た前記メモリセルアレイの番地からデータを読出す読出
し手段と、外部からモード信号を入力し前記読出し手段
にて読出されたデータに対し前記モード信号に応じて演
算を行う演算回路と、この演算回路からの出力を前記メ
モリセルアレイの前記アドレス信号で指定された番地に
書込む書込み手段とを具備したことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243243A JPH0291881A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243243A JPH0291881A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0291881A true JPH0291881A (ja) | 1990-03-30 |
Family
ID=17100971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243243A Pending JPH0291881A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0291881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029391A1 (ja) * | 2005-09-09 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | 演算機能付きメモリ制御装置及びメモリ装置 |
| JP2021522642A (ja) * | 2018-05-07 | 2021-08-30 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 入力データ加算器を備えたスタティックランダムアクセスメモリブロックおよび受信センサ |
-
1988
- 1988-09-28 JP JP63243243A patent/JPH0291881A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029391A1 (ja) * | 2005-09-09 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | 演算機能付きメモリ制御装置及びメモリ装置 |
| JP2021522642A (ja) * | 2018-05-07 | 2021-08-30 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ | 入力データ加算器を備えたスタティックランダムアクセスメモリブロックおよび受信センサ |
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