JPH0290537A

JPH0290537A - 半導体装置

Info

Publication number: JPH0290537A
Application number: JP63240984A
Authority: JP
Inventors: Mitsunori Ketsusako; 光紀蕨迫; Masahiro Shigeniwa; 昌弘茂庭; Kikuo Kusukawa; 喜久雄楠川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1990-03-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野〕本発明は高集積化に適した半導体素子の構造およびその
製造方法に係る。

〔従来の技術〕

半導体回路とくにＭＯＳ型ＬＳＩの場合には。

チャネル寸法の縮小が素子性能の向上を伴いながら高集
積化を図ることができるため、微細加工技術の向上努力
が続けられている。しかし、チャネル寸法が０．５　　
μｍを下回るようになると、例えば静電耐圧などの物理
的制約のために、素子性能を低下させずに寸法を縮小す
ることが難しくなる。

−例として、ＭＯＳ型電界効果トランジスタでは。

ドレーンのパンチスルー耐圧を確保し、しきい値電圧を
維持するためには、半導体基板のドーピング濃度を上げ
ることが必要となるが、この結果、チャネルにおけるキ
ャリヤ移動度が低下し、また寄生容量も増大するため、
素子の微細化による高速化が望めない。

この様な問題に対して、デバイスに利用する半導体を薄
くし、下地を絶縁膜に置き換えた。いわゆるＳＯＩ　（
シリコン　オン　インシュレータ：５ｉｌｉｃｏｎ　−
ｏｎ　−Ｉｎ５ｕｌａｔｏｒ）構造が有効であることが
知られている。このＳＯＩ構造でも、半導体Ｓｉ層が表
面電界で完全には空乏化しない、例えば厚さが０．３μ
ｍ以上の場合には、基板が電気的浮遊状態にあるため、
制御され難いバイポーラ動作が重なってくるなどＳＯＩ
固有の問題があり、ＬＳＩ用素子としては不都合なこと
が多い。

しかし、チャネル領域の電気的ポテンシャルがゲート電
界によって制御できるほど８０１層が薄＜　（＜０．１
　　μｍ）なった場合には、ＳＯＩ固有の問題点は見え
なくなり、ドレーン耐圧や相互相互コンダクタンスが改
善されるなど、バルク結晶の表面に形成される従来の素
子に比べて性能の改善が見込まれる。この挙動について
は例えばアイ・イー・イー・イー、インターナショナル
、エレクトロン、デバイセズ、ミーティング、１９８７
、テクニカル、ダイジェスト、６４ｏ頁〜６４３頁（Ｔ
ａｃｈ、　Ｄｉｇｅｓｔ　ＩＥＨＥ　ＩＥＤＭ　’　８
７　ｐ　ｐ　、　　６４０−６４３）にも記載されてい
る。

しかし、この様に薄いＳＯＩ構造のデバイスでは、その
電気的特性が半導体層と下地酸化膜との界面特性に大き
く依存するため、どのような方法によって５ｏＩａ造を
形成するかが問題である。

上述の公知例ではパターンを設けた酸化シリコン基板上
に多結晶Ｓｉ層を堆積し、これを電子ビーム走査により
溶融再結晶させた厚い（〜０．８μｍ）層を薄層化して
用いている。かかる溶融再結晶化方式において、８０１
層の結晶方位を規制するために基板に設けた多結晶Ｓｉ
膜との接触部分（種二シード領域）は、８０１Ｍ４を素
子の活性領域として用いる上で不純物濃度を下げる必要
がある。もし、シード領域の不純物濃度が高い場合には
、結晶化するために溶融した際、シード領域の不純物が
８０１層に拡散してしまい、８０１層に素子の活性領域
（例えばＦ　Ｅ　Ｔのチャネルなど）を形成することが
困難となる。

また、溶融再結晶化法ではシード近傍の熱伝導重分布が
大きいという本質的な問題があるため、堆［Ｓｉ層が薄
くなるとプロセスマージンが小さくなり、膜の飛散や段
切れが生じやすく、良好な形状のＳＯＩ層を得ることが
難しくなる。従って。

溶融再結晶化法で超薄膜Ｓ　ＯＩ構造を形成することは
可能ではあるが、高密度化に適した形状で実現すること
は困難である。

一方、ＳＯＩ構造を低温で形成する方法に横方向固相エ
ピタキシャル成長法がある。これは酸化膜にパターンを
形成した酸化シリコン基板に非晶質Ｓｉ薄膜を堆積し、
６００℃程度に保つことにより、単結晶基板と接触した
非晶質Ｓｉ層がエピタキシャル成長し、更に単結晶化が
酸化膜上を横方向に進行することを利用するもので、接
触部（シード）周辺約１０μｍ程度を単結晶化すること
ができる。この方法によれば、成長温度が不純物の拡散
温度より低いために、高濃度の不純物が含まれるシード
の上にもＳＯＩを形成することが可能である。このため
、基板上に形成した高濃度不純物領域を例えば配線領域
や、デバイスの電極（ＦＥＴのソースあるいはドレーン
領域）に用いることができ、立体的にレイアウトされた
極めて高密度の素子設計が可能になる。又、堆積により
非晶ｇｔＳｉ層を形成するため膜厚が均一でかつその制
御性もよく、単結晶化後もその形状がほぼそのまま保た
れるため、高精度の結晶成長が可能である。

このように、固相エピタキシャル成長（以下ＳＰＥと略
す）法にはよ溶融再結晶化法では得られない特長が有る
が１反面、単結晶化の過程が結晶構造に強く依存し、シ
ードの面方位、シードパターンの方向や、シート周辺の
幾何学的形状に大きく影響される。

例えば、第２図に示したように半導体素子の形成によく
利用される（１００）面方位の結晶基板２１を用いた場
合、酸化膜２２のパターニングの方位を第２図（イ）〜
（ハ）のように＜１００＞とすると、ＳＰＥ成長初期（
イ）に酸化膜エツジに沿って（１１０）ファセットが形
成され、ＳＰＥ！成長領域２５が堆積膜２６の表面に達
すると、（１１０）ファセットを保った状態で酸化膜２
２上を横方向に成長しく第２図（ロ））、成長がある程
度進行すると先端部に（１１１）ファセット２４が形成
され、多結晶核と衝突するまでこのモードを保って成長
する（第２図（ハ））。

また、酸化膜２２のパターニングの方位を第２図（ニ）
のように＜１１０＞とすると、成長初期に酸化膜パター
ンエツジに沿って（１１１）ファセットが形成され、成
長が堆積膜表面に達しても（１１０）ファセットを形成
することがなく、（１１１）ファセットを保ったまま多
結晶と衝突するまで横方向に成長する。

一般に（１１１）ファセットモードでの成長は（１１０
）ファセットモードでの成長に比べ、成長速度は約１−
／４と遅く、また双晶を伴い易いため、結晶性はよくな
い。従って、半導体素子に適用可能なＳＯＩは（１１０
）ファセットモードでの成長領域に限られ、（１００）
基板を用いた場合、シード部のパターニングの辺の方位
は＜１００＞に限られる。

このような結晶成長の特性を利用して、例えば第３図の
如きＳｏＩ−ＭＯＳＦＥＴが形成される。

すなわち、（１００）方位の基板２１の上に酸化１ｌＡ
２２が形成され、シード部Ｊ２の辺は酸化膜２２を＜１
００＞方位にパターニングして得られる。この上に堆積
した非晶質Ｓｉを前述の如き過程を経で結晶化し、所望
の部分を残して除去する。

このようにして形成した５ＯＩ３１の表面を酸化し、ゲ
ート絶縁膜３３を介してゲート電極３４を設け、これを
マスクにＡｓをイオン打込みしてｎ＋領領域形成する。

このそれぞれにソース３５およびドレーン電極３６を形
成し、Ｆ　Ｅ　Ｔが完成する。

このようなＦＥＴでは、（１１０）ファセットモードで
形成された領域にチャネルが位置するように配置された
ものでは、電界効果移動度でバルク並みの６００　ｃｒ
ａ　２　／　Ｖ　ｓ以上の値が得られる。

ちなみに（１１１）ファセットモードで結晶成長した領
域にＦＥＴが形成された場合には、電界効果移動度は高
々３００■２　／　Ｖ　ｓ程度のものしか得られない。

ところで、（１１０）ファセット成長モードで結晶化し
た領域であっても、ＳＯＩを薄くしてＦＥＴを形成する
と、特性が低下する傾向がある。

これは第４図（イ）の断面模式図に示すように、ＳＯＩ
にはシード３２から近い順に（１１０）モード成長領域
４１、（１１１）モード成長域４３、多結晶領域４４の
各領域が存在するが、結晶性のよい（１１０）モード領
域でも、酸化膜２２に近い部分には高密度の欠陥を含む
領域４２が形成されるためである。

これは第４図（ロ）に示す過程によって形成されると考
えられる。第４図（ロ）は酸化膜パターンの端部すなわ
ちシード端の拡大模式図で。

（００１）基板上に形成されたＳＯＩを酸化膜端に沿っ
て［０１０］方向から見た格子模型である。

固相成長は、同図左側シード部から非晶質Ｓｉ中のＳｉ
原子が白丸４５で示すように正規の格子位置に組み込ま
れることにより進行する。しかし。

非晶質５ｉＯｚ２２と接する原子は、正規の格子位置を
とることができず、歪を伴って正規の格子位置に近い隣
接原子（黒点白丸４６）と結合することになる。単結晶
化は一点鎖線４７で例示するような（１１０）ファセッ
トを伴って酸化膜２２の上を右方に進行するが、正規の
格子位置から大きくずれた原子４８を核とするファセッ
ト面上の成長や、酸化膜に規制されながらの成長に伴う
堆積収縮による格子位置への原子の供給不足などのため
、酸化膜に近い領域では結晶欠陥が発生しやすくなる。

また、この欠陥が格子位置からずれた原子を酸化膜２２
から離れた位置に形成する原因となり、このためシード
から遠ざかるに従って。

欠陥領域の厚さが増大することになる。一方、表面に近
い領域では、堆積収縮に対する弾性が高く、欠陥が形成
されにくいために良好な結晶が得られる。

第３図で例示したＳＯＩ素子では（１１０）ファセット
成長領域の表面を利用しているため、良好な電気的特性
が得られた。また、このようなＳＯＩでも、５ＯＩｌＩ
！Ｊ有の特性を利用した高性能素子の形成は可能である
。しかし、前述した超薄１１ｓＯＩ構造の利点を活かす
目的のためには、結晶性の分布に基づく本質的な難しさ
があった。すなわち、（１００）基板表面と平行に成長
したＳＯＩでは、下地酸化膜表面近傍で結晶欠陥密度が
高くなるため、これを薄くしても良好な電気的特性は得
られないという問題点を有していた。

〔発明が解決しようとする課題〕

本発明の目的はかかるＳＰＥ固有の結晶成長の問題点を
克服し、その結晶成長の特徴を利用して、結晶性の優れ
たＳＯＩを低温でかつ高精度に製造する方法を提供し、
これにより、高密度化に適した超薄膜Ｓｏｌ基本構造を
提供するとともに、かかる構造を利用した高性能の素子
を提供することにある。

［１１１１１を解決するための手段〕上記目的は、結晶成長させる領域の断面形状を工夫する
ことで達成される。従来の横方向固相成長によるＳＯＩ
形成においては、第５図にその断面を示すようなプレー
ナ構造（イ）あるいはＬＯＧＯ８構造（ロ）が用いられ
ていた。プレーナ構造では、横方向成長に及ぼす段差の
影響を軽減させるため、基板２１上の酸化膜２２の厚さ
は１１００ｎ以下としている。堆積非晶質Ｓ　ｉ　１ｌ
ｉ３１はシード３２より単結晶化を開始し、ファセット
５１．５２を形成しつつ酸化膜２２上を横方向に成長す
るが、同時に酸化膜２２との界面に高濃度欠陥領域４２
を残す、ＬＯＧＯ８構造においては１段差部が若干緩和
された形状であるため、酸化１１１２２の厚さは０．２
　μｍ位まで許容されるが、成長の状況はプレーナの場
合と同様である。

さらに厚い酸化膜の場合には、リセス構造として段差を
小さくするなどの工夫がなされているが、いずれの従来
法においても、酸化膜上を基板と平行に成長したＳＯＩ
領域を素子に使うというＪル本的な方式では一致してい
る。

これに対し、本発明では第１図（イ）に示すように基板
上に厚い酸化膜２２を設け、シード３２の端部で外側に
向かって開口するように傾斜を設ける。この上に堆積し
た非晶質Ｓｉ層３１をシード３２より単結晶化させる点
では従来と同様であるが、本発明では、酸化膜の傾斜し
た部分に形成される単結晶領域を素子の活性部に用いる
点に特徴がある。

〔作用〕

まず、酸化膜に傾斜を設けることの利点を結晶成長の観
点から述べる。第１図（ロ）はシード部断面を示す格子
模型図である。点線１１で示す部分が酸化膜２２とＳｉ
との境界を表す。（１００）基板に堆積した非晶質Ｓｉ
模は、基板との接触部から基板と垂直方向に単結晶化す
るが、このとき絶縁膜端部にある正規の格子位置をとれ
ないＳｉ原子１２のため、成長端部が規制され、（１１
０）ファセット１３が形成される。この、（１１０）フ
ァセットを形成しながらの＜、１００＞方向への成長は
、成長端が堆積Ｓｉ表面に達するか、他の（１１，０）
ファセットとぶつかるまで継続する。

次の段階では、絶縁膜の斜面に沿って＜１１０＞方向へ
進行する（ｌ　１０）ファセット成長が始まる。従来の
構造ではこの段階が比較的短かったが、本発明では絶８
’Ｂ端部に傾斜を設けたことにより、この成長段階が主
要な部分となる。

（１１０）ファセット成長においては、「ファセット面
上に成長核が発生し１次いで、この成長核がファセット
面内で＜１００＞方向に拡大し、この結果、（１１０）
ファセットが１段階前進する」、というのが基本的成長
機構と考えられている。絶縁膜に沿った成長では、絶縁
膜との境界に正規な格子位置をとりにくいＳ１原子列が
あるため、成長核発生が抑制された状態にある。そして
、（１１０）ファセット成長は、常に絶縁膜から離れた
位置での成長核発生と、その拡大による＜１１０＞方向
への一段階前進という過程で行われる。このため、成長
領域では酸化膜境界に極めて近い原子まで正規の格子位
置をとりやすく、従って、この領域の結晶性は良好であ
る。

酸化膜の上端面に沿った水平方向の成長は従来構造の場
合と同様であるが、本発明にとってはこの成長領域は本
質的ではない。

次に酸化膜の傾斜面に形成したＳＯＩを、素子の活性領
域に用いることの利点について述べる。

第６図は従来構造の超薄膜Ｓ　ＯＩ　−ＭＯＳＦＥＴの
一例である。基板２１上の酸化膜２２を介して島状薄膜
５ＯＩ３１が設けられ、ソース６１．ドレーン６２の各
領域、およびゲート塩ｔ＠６３が設けられて、ＦＥＴが
構成されている。微細素子においては各端子が近接する
ため、端子間の寄生容量を介した信号帰還の影響が無視
できない、したがって、各端子ができるだけ離れた構成
をとることが素子構造上望ましい。第６図の従来構造に
おいては、５（Ｊｆのソース６１およびドレーン６２が
均一な厚さの絶縁膜２２を介して平面的に配置される。

この構成では一般にドレーン＝基板間の寄生容量が大き
くなり、素子の高速動作を制限する要因となる。また、
ゲート６３および、ソース６１と、ドレーン６２に接続
された電極が対向する位置関係にあり、これも端子間の
寄生容量を増加させる一因となっていた。

第７図が本発明を適用して形成したＳＯＩ−ＭＯＳＦＥ
′ｒの断面である。第６図と比較して明らかなように、
ドレーン６２と基板２１とが厚い絶縁１ｌＩ２２によっ
て隔てられているため、ドレーン＝基板間の帰還容量が
低減できる。また、ゲート＝ドレーン間を離すためにも
有効な配置となる。

ところで、本発明にはシード部、すなわち絶縁膜開口部
の、絶縁膜側壁の傾斜角度に特異な領域がある。（１０
０）基板に対しＣ３（１１０）ファセットは４５°の角
度で形成されるため、（ｌｌｏ）ファセット成長が酸化
膜側壁に沿って進むときに、絶縁膜側面と基板とのなす
角が４５゜の場合には、丁度（１１０）ファセット面が
絶縁膜斜面に対して垂直になる。そして、この垂直面内
での成長方位は前述の通り＜１００＞となるため、上述
の効果が現われやすい。絶縁膜側面と基板とのなす角が
４５゛よりも小さい場合には。

（１１０）ファセット面が段階的に成長する際。

絶縁膜から外側に向かって＜１００＞方向成長する成分
が生ずるため、結晶欠陥が入りやすくなり、４０”より
も小さくなるとこの効果が顕著になる。

一方、絶ＩＭ膜側面と基板とのなす角が４５°よりも大
きくなっても、結晶欠陥の発生という点では大きな変化
はない。しかし、上述のような素子を形成する場合、ド
レーン領域と他のドレーン領域との距離が短くなって電
気的干渉が増大したり、またドレーンの電界がチャネル
に大きく作用するため、ドレーン耐圧が低下したり、さ
らにはソースやゲートへのコンタクトの形成がより困難
になるなどの不都合が生じてくる。したがって、素子に
適用して好適な角度は経験的には７５゛が限界である。

また、（１１０）ファセットを伴う成長は酸化膜開口部
が＜１００＞方位から±２０°の範囲では比較的安定で
あり、この範囲内では上記の挙動にはあまり大きな変化
が無い。

〔実施例〕

以下、本発明を実施例により説明する。第８図は本発明
を適用したＣＭＯＳインバータを形成する工程を示す断
面模式図である。

基板２１にはｐ型（１００）、９〜１２Ωｌのシリコン
ウェーハを用いる。公知の熱酸化法により厚さ３００ｎ
ｍの酸化膜２２を形成する。この上にホトレジストを所
望の厚さ形成する。この厚さは、後に湿式蝕刻法で下地
の酸化膜を除去する際に耐え得る厚さでよい。このレジ
ストに幅１１００ｎのスリット状開口部８１を設ける。

本実施例の場合には、ｖａ子ビーム露光法を用いた。パ
ターンを形成したレジストをマスクにし、ＨＦ　／　Ｎ
ｌｌ４Ｆ系バツフアエツチヤントを用いてマスク開口部
８１から下地酸化膜２２を等方的にエツチングし。

酸化膜ｎ口部端面８２を約４５°傾いた斜面とする０次
いで、レジストをマスクとしてＡｓを３０ｋ　ｅ　Ｖ、
　Ｉ　Ｘ　１０ＬＢａｍ−”イオン打ち込みし、レジス
トを除去して９００℃で１０分間熱処理し、ｎ◆領域８
３を形成する。この状態のものを真空槽に入れ、２ｋｅ
ＶのＡｒ＋ビームを５分間照射し、酸化膜２２およびｎ
十領域８３の表面を約２０ｎｍスパッタエッチ除去する
。さらに、１×１０−’Ｐａ以下の超高真空中で７００
℃、１時間熱処理した後、同じ超高真空槽内で電子ビー
ム蒸着によりＳｉｕ膜をｌｏｏｎｍ堆積する。このとき
の基板温度は２００℃以下で、堆積したＳｉ薄膜は非晶
質の状態である。堆積後、再び同じ超高真空槽内で４５
０℃、１時間熱処理する。真空槽からウェーハをとりだ
し、窒素雰囲気で６００℃。

６時間の熱処理を施すと、堆積Ｓｉ膜はｎ十領域に接し
ている部分から単結晶化し、酸化膜の傾斜側壁部および
”これに隣接した酸化膜上面部の一部に接している部分
が（１１０）ファセット成長モードにより良好な結晶性
をもった薄膜単結晶に変わる（第８図（ロ）参照）。

このようにして形成したＳＯＩを、スリット状開口部と
交差するように素子領域を残して、不要部分を除去する
。次いで９５０℃の熱酸化により２０ｎｍのゲート酸化
膜８４を形成し、この上にＰドープの多結晶ＳｉをＣＶ
Ｄ法により堆積する。

この堆積した多結晶Ｓｉはレジスト塗布、エッチバック
等の手法により平坦化し、傾斜した酸化膜側壁で構成さ
れる凹部を埋めるようにゲート電極６３となる部分を残
す。次いでゲート電極６３を境として片側にＡｓ＋を、
残りの片側にＢＦｚ＋をそれぞれイオン打ち込みし、ｎ
＋ソース領域６１、およびｐ＋ソース領域８５を形成す
る。この後、ＣＶＤ法で５ｉＯｚ（およびＰＳＧ）を堆
積し、コンタクト用の六８６を形成して電極金属（ある
いはシリサイド）膜を堆積し、所望の電極パターンを形
成する。なお、ｎ÷領域８３からの電極取り出しは、ゲ
ート酸化膜８４の形成後に所望の部分の酸化膜を除去し
、ゲート電極６３用多結晶Ｓｉの堆積時にこれと接触す
るよう形成し、ゲート電極形成後に領域分離をしてゲー
ト電極６３と類似断面形状を有するパッドを形成し、こ
れに対してコンタクトを形成する。このコンタクト形成
は。

ゲート電極６３へのコンタクト形成、および、ｎ÷ソー
ス、ｐ＋ソースへのコンタクト形成を同じ工程で行える
。

なお１本実施例ではＳＯＩを形成するための非晶質Ｓｉ
堆積厚さは１１００ｎとしたが、形成する素子の構造に
よってはこれより厚い膜を堆積し、単結晶化の工程の後
で、酸化もしくはエツチング等により、全面あるいは一
部分を薄くして形成することもできる。また、超薄膜Ｓ
ＯＩの特性は。

ＳＯＩの厚さが０．２　μｍ程度までは維持することが
可能である。

このようにして形成したＣＭＯＳインバータの特徴を以
下に述べる。まず、ｎチャネル型およびｐチャネル型の
ＭＯＳＦＥＴを平面的に配列する従来構造のＣＭＯＳイ
ンバータに比べ、チャネル型の投影長が１／Ｖ２となる
。また単一のゲートをｎチャネル型及びＰチャネル型面
ＭＯ３ＦＩＥＴの共通ゲートとして用いており、ゲート
形成に要する面積が少ない。さらに、ｎチャネルとｐチ
ャネルの接続部（ノード）が簡略化されており、所要面
積が少ない。また、ノードへのコンタクト形成が自己整
合的に行えるので、マスク合わせの余裕が省略できる。

また、ソースへのコンタクト形成についても、下地が絶
縁膜であるため、合わせずれが生じても基板と短絡する
という心配がない。これもコンタクトのための余計なス
ペースを必要としない要因である。以上のような効果に
より、従来に比べて素子の面積を１７２以下にすること
が可能となる。

また、既に述べたように各電極がそれぞれ空間的に最も
離れた位置にあり、寄生容量を削減することが出来る。

ところで、本実施例で述べた構造はＳ密には０ＭＯ５Ｆ
ＥＴではなく、ｎチャネルＭＯ５ＦＥＴに順方向のゲー
ト付きダイオードが直列に接続されたものである。しか
し、ｐチャネルＭＯＳＦＥＴに相当するダイオードは８
０１層が薄いため、ゲート電圧がソース電位（あるいは
アノード電位）に近い場合には空乏比し、順バイアスさ
れているにも拘らず遮断状態となり、ドレーン電位（あ
るいはカソード電位）に近い場合にはチャネルにキャリ
アが誘起されるため導通状態となり、動作時にはＣＭＯ
ＳＦＥＴと変わらない。ただし、ダイオードの順方向電
圧降下分だけノードの電圧振幅が小さくなるという難点
がある。

若干工程は複雑になるが、上記の実施例の構造を完全０
ＭＯ３構造とすることはもちろん可能である。第９図は
そのような一実施例であるｏｎ”領域８３の形成までの
工程は第８図に示した実施例と同じであるが、本実施例
の場合には酸化膜２２の開口部をやや広めに形成する。

ｎ中領域８３の形成は、レジスト８０をマスクにしてイ
オン打込みで行う。このとき、第８図の実施例よりも若
干大きな打込みエネルギーを用い、深めにｎ中領域８３
を形成する。更に同じマスクを用い、Ｐチャネル素子を
形成する側と反対側に、やや傾いた方向からＢＦＺ＋イ
オン打込みを実施し、形成されるＰ十領域９１が前期ｎ
十領域８３に完全に囲まれ、かつ、酸化膜開口部にｎ中
領域８３の一部が露出するように打込み角度および打込
みエネルギーを決定する。この後、第８図の実施例と同
様にＳＯＩの形成を行なう。この状態で第９図（ロ）に
示すようにレジスト９２を塗布し、酸化膜２２の開口部
中央にスリット状パターン９３を設ける。このレジスト
９２をマスクとしてＳＯＩ層および基板Ｓｉの一部を浅
くエツチングし、同じマスクを用いて、Ｗ　Ｓ　ｉ　ｚ
をほぼＳＯＩの厚さだけスパッタ堆積する。所望領域以
外のｗｓ　ｉｓ堆積膜はレジストとともにリフトオフ除
去し、ＷＳｉｘ埋め込みプラグ９４のみを残す。次いで
、ゲート酸化膜を形成し、これ以降は第８図で説明した
実施例と同様な工程により、第９図（イ）に示すＣＭＯ
Ｓインバータ構造を得る。

〔発明の効果〕

以上、本発明によれば、固相エピタキシャル成長という
低温結晶成長技術を利用して、結晶性の良好な超薄膜Ｓ
ＯＩを形成することが出来る。絶縁膜端面の基板とのな
す角度は比較的容易に制御が可能であり、とくに本発明
を用いて好適な４５゜の角度は、マスクを用いた等方性
選択エツチングにより容易に実現できる。この特性は絶
縁膜に限らないため、金属やその化合物、半導体等の薄
膜を傾斜端面が形成されるように加工し、この上を絶縁
膜で覆った構造においてもＳＯＩの結晶成長は同等の効
果がある。実施例では単結晶Ｓｉ基板を用いたが、基板
が薄膜Ｓｉであっても、シードの条件が同様に満たされ
る場合には本発明は適用可能であり、より高集積な三次
元回路の構成に好適である。

【図面の簡単な説明】

第１図は本発明の構成および原理を説明するための縦断
面模式図、第２図は固相成長の特異性を示す！！Ｉｗａ
図、第３図は従来構造ノＳ　ＯＩ　−ＭＯＳＦＥＴの断
面構造図、第４図及び第５図は従来の横方向固相成畏に
於ける結晶性分布とその理由の説明のための断面模式図
、第６Ｄｆｉは従来褪造の超＃ＩｌｉｌｌＳｏＩ−ＭＯ
ＳＦＥＴの断面図、第７図は本発明の一実施例の超薄膜
のＳＯＩ−ＭＯＳＦＥＴの断面図、第８図、第９図は本
発明の他の実施例の構造及び工程を示す縦断面図である
。２１・・・半導体基板、２２・・・絶縁１摸、３１・・
・ＳＯＩ。（ロ）（ｎｏ）ファセ、Ｙ第早 ■ 第図６１　ソース６２　　Ｌ−１，−ン６３７−−ト（イ）茅２１　　基板２２　　酸化膜、５１　　　ＳＯ工ファセット秦（ハ）

Claims

【特許請求の範囲】１、単結晶半導体基板もしくは単結晶半導体薄膜と、側
壁が上記半導体基板と４０乃至７５度の角度で交差する
開口部を有する絶縁膜と、上記絶縁膜の側壁を覆つて上
記開口部と上記絶縁膜の上側主面に延在する第２の単結
晶半導体薄膜とを主構成要素とし、上記第２の単結晶半
導体薄膜の上記絶縁膜の側壁に沿つた部分を主動作領域
として用いることを特徴とする半導体装置。２、半導体基板の面方位が｛１００｝である特許請求範
囲第１項記載の半導体装置。３、絶縁膜開口部の辺の方位が｛１１０｝方向±２０゜
で形成されていることを特徴とする特許請求範囲第２項
記載の半導体装置。４、少なくとも一部に第１の導電型を有する半導体基板
と、開口部側壁が基板と４０乃至７５度の角度で交差す
る絶縁膜と、該絶縁膜側壁上に設けられた第２の導電型
を有する厚さ０．２μｍ以下の半導体薄膜と、上記絶縁
膜上面に延在しかつ第１の導電型を有する半導体薄膜と
からなり、上記第２の導電型を有する半導体薄膜の上に
絶縁物を介してゲート電極を設けて構成されるＭＯＳ型
電界効果トランジスタ。５、半導体基板と、開口部側壁が基板と４０乃至７５度
で交差する絶縁膜と、少なくとも開口部の一部で上記基
板と接し、かつ、上記絶縁膜の対向する一対の側壁及び
これに延在する絶縁膜上面の少なくとも一部を覆う厚さ
０．２μｍ以下の半導体薄膜とから構成され、上記半導
体薄膜とは絶縁膜を介して接し、かつ、上記対向する絶
縁膜側壁上に設けられた半導体薄膜をそれぞれｐチャネ
ル型およびｎチャネル型に構成したことを特徴とする相
補型電界効果トランジスタ。６、特許請求の範囲第４項記載の構造において、絶縁膜
上面に延在する半導体薄膜の導電型が第２の導電型であ
るゲート付きダイオード。７、特許請求範囲第４項及び第６項に記載したそれぞれ
の素子を、半導体基板の少なくとも一部に形成された基
板とは反対導電型の領域を共有するように、直列に接続
されて成ることを特徴とするインバータ素子。８、単結晶半導体基板もしくは単結晶半導体薄膜と、側
壁が上記半導体基板と４０乃至７５度の角度で交差する
開口部を有する絶縁膜と、該絶縁膜の側壁を覆って上記
開口部と該絶縁膜の上側主面に延在する厚さ０．２μｍ
以下の第２の単結晶半導体薄膜とからなる半導体装置用ＳＯＩ構造。９、半導体基板の面方位が｛１００｝である特許請求範
囲第８項記載のＳＯＩ構造。１０、絶縁開口部の辺の方位が｛１１０｝方向±２０゜
で形成されていることを特徴とする特許請求範囲第９項
記載のＳＯＩ構造。１１、特許請求の範囲第８項記載の第２の半導体薄膜は
、堆積した非晶質半導体を固相成長により単結晶化した
ことを特徴とするＳＯＩ構造の形成方法。