JPH0285933A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 逸五立１ 本発明は情報処理装置に関し、特に複数の処理が同時に
動作する場合の処理切換え制御機能を有する情報処理装
置に関するものである。

従漣」Ｌ± 従来、この種の情報処理装置は、主記憶と、複数の汎用
レジスタと、処理切換え前の処理の汎用レジスタ等の実
行途中の主記憶への退避領域を示すアドレスを保持する
第１のアドレスレジスタと、処理切換え後の新しい処理
の処理再開環境が存在する主記憶中の領域を示すアドレ
スを保持する第２のアドレスレジスタと、第１のアドレ
スレジスタのアドレスが示す主記憶上の領域に処理切換
え前の処理の実行途中状態を格納する処理状態退避手段
と、第２のアドレスレジスタのアドレスが示す主記憶上
の領域から処理切換え後の処理の再開環境を汎用レジス
タ等に格納する処理状態回復手段とから構成されている
。

いま、処理切換え要求が発生すると、処理状態退避手段
によって現在実行中の処理の実行状態を示すデータを主
記憶に格納し、次に処理状態回復手段によって新しい処
理の実行状態を示すデータを主記憶中から汎用レジスタ
等に格納する方法で処理切換えを行っている。

上述した従来の処理切換え方式では、未使用データの無
駄な読込みと退避が頻発する。その無駄について、第２
図゛に基づいて説明する。１は汎用レジスタ群であり、
処理切換え時のデータ転送の対象となっている。汎用レ
ジスタを１０〜１７、すなわち汎用レジスＯ〜７とする
。５は主記憶であり、２０〜２７は該汎用レジスタ０〜
７のデータの主記憶中の格納領域であるとする。

ここで、処理切換えが発生し、主記憶中の領域２０〜２
７が汎用レジスタ１０〜１７へ格納されることになった
とする。この時、主記憶の斜線部の領域２２．２３，２
４，２６．２７が処理にとって不必要なデータ、つまり
汎用レジスタ上での更新の経験がないとすると、そこで
５回のデータ転送の無駄が生じる。

一方、また別の処理切換えが発生し、汎用レジスタ１０
〜１７のデータを主記憶中の領域２０〜２７へ格納する
場合で、該処理が実行中に斜線で示されている領域１４
が更新されているとする。

この時、主記憶へ格納すべきデータは汎用レジスタ１４
のデータのみなので、従来の方法では７回のデータ転送
が無駄になる。以上のような処理切換えにおける無駄を
放任していては、複数の処理が動作する情報処理装置の
使用者から見た見かけ上の性能は向上しない。

１肌左旦善 そこで、本発明は従来技術のこの様な欠点を解決すべく
なされたものであって、その目的とするところは、主記
憶と汎用レジスタとの間の処理切換え時のデータ転送に
おける無駄を省いて効率の良いデータ転送を行い得るよ
うにした情報処理装置を提供することにある。

発明の構成 本発明によれば、複数の汎用レジスタを有する情報処理
装置であって、前記汎用レジスタと同数のビット数から
なり現在実行中の処理の開始点から現在までの前記汎用
レジスタの使用状況を保持する第１の使用状況保持手段
と、同じく前記ビット数からなり前記処理を分割した処
理単位内での前記汎用レジスタの使用状況を保持する第
２の使用状況保持手段と、前記汎用レジスタが更新され
たときに前記第１及び第２の使用状況保持手段の各対応
ビットをセットする更新手段と、現在実行中の処理単位
で使用している前記汎用レジスタの主記憶中への退避領
域を示すアドレスを格納する第１のアドレス保持手段と
、次に実行する処理単位で使用する前記汎用レジスタの
内容が格納されている前記主記憶のアドレスを保持する
第２のアドレス保持手段と、前記第２の使用状況保持手
段中の対応ビットがセットされている汎用レジスタにつ
いてのみ前記第１のアドレス保持手段により示されてい
る前記主記憶中の領域に前記第１の使用状況保持手段の
内容と前記汎用レジスタのデータとを格納する手段と、
前記第２のアドレス保持手段により示される前記主記憶
中の領域から前記第１の使用状況保持手段へ前記処理開
始時点から現在までの前記汎用レジスタの更新履歴を示
すデータを格納し、前記第１の使用状況保持手段中の対
応ビットがセットされている汎用レジスタについてのみ
前記主記憶から前記汎用レジスタヘデ−夕を格納する手
段と、この格納動作と共に前記第２の使用状況保持手段
をクリアする手段とを含むことを特徴とする情報処理装
置が得られる。

実施例 次に、本発明の一実施例を図面に基づいで説明する。

第１図は本発明の一実゛施例装置の構成を示す図である
。まず、この実施例装置の構成を第１図に基づいて説明
する。フラグレジスタ９は信号線２０２によってフラグ
更新回路２に、また信号線９０２によってレジスタセー
ブ回路３に、更には信号線４０２．９０１によってレジ
スタロード回路４に夫々接続される。フラグレジスタ８
は信号線２０１によってフラグ更新回路に、また信号線
３０３．８０１によってレジスタセーブ回路３に夫々接
続されている。

レジスタセーブ回路３は信号線１０１によって汎用レジ
スタ１に、また信号線３０１によって主記憶５に、更に
は信号線６０１によってアドレスレジス６に夫々接続さ
れている。レジスタロード回路４は信号線４０１によっ
て汎用レジスタ１に、また信号線５０１によって主記憶
５に、更には信号線７０１によってアドレスレジスタ７
に夫々接続されている。

次に、第１図に示した本発明の一実施例の動作について
説明する。現在実行中の処理と処理切換え後新しく実行
される処理との実行状態の主記憶中の退避領域を示すア
ドレスを各々アドレスレジスタ６及び７が夫々保持して
いる。処理の実行状態には各処理が持つ、フラグレジス
タ９のデータ、すなわち該処理の開始時点から現在まで
の汎用レジスタの使用状況も含まれる。

現在実行されている処理と新しい処理との切換えの要求
が生じると、レジスタセーブ回路３が信号線９０２を通
じてフラグレジスタ９の内容を読み、主記憶中のアドレ
スレジスタ６で示される領域にこの内容を退避し、信号
線８０１を通じてフラグレジスタ８中の古い処理の分割
しな処理単位内での汎用レジスタの使用状況を示すデー
タを参照し、該データの対応するビットがセットされて
いる汎用レジスタに対してのみ、信号線１０１．３０１
を通じて該汎用レジスタのデータの主記憶への退避を行
う、上記のような、古い処理の汎用レジスタの主記憶へ
の退避が終わると、レジスタセーブ回Ｆ！＠３は信号線
３０３を通じてフラグレジスタ８を０クリアする。

次に、レジスタロード回路４が、アドレスレジスタ７で
示される主記憶中の新しく実行される処理の開始時点か
ら現在までの汎用レジスタ使用状況を、信号線５０１　
、４０２を通じてフラグレジスタ９に格納する。更に、
該レジスタ中の対応するビットがセットされている汎用
レジスタに対してのみ、アドレスレジスタ７で示される
主記憶中の領域から、信号線５０１．４０１を通じて汎
用レジスタヘデータの読込みを行う。

上記のような処理切換え動作が終了した後に、新しい処
理の実行が開始される。該処理実行中に汎用レジスタの
更新が発生した場合、フラグ更新回路２が信号線２０１
，２０２を通じて該汎用レジスタに対応するフラグレジ
スタ８．９のビットを夫々セットする。このようにして
汎用レジスタの使用状況が記録され、また新たな処理の
切換えが発生した場合、前述のような手続きが繰返され
る。

次に、第３図に息づいて該情報処理装置上を動く処理の
切換わりについて説明する。第３図は複数の処理の実行
の時間的な移り変わりを示したものである。１〜３は各
々３つの処理１，２．３を表し、実線部が実行されてい
る時間で、点線部が実行状態を主記憶中に退避して実行
される時を待っている時間である。１２．２２．３２は
各々、処理１から２．２から３．３から１の切換えを表
す、１１，２１．３１は各々、処理１，２．３の分割さ
れた処理単位の一部である。

例えば、処理２から３の切換え２２が発生したとすると
、まずフラグレジスタ９を主記憶中に退避し、次にフラ
グレジスタ８で示されている汎用レジスタのみを主記憶
に退避する。この時、フラグレジスタ８で示されている
汎用レジスタとは、処理単位２１で更新されたものであ
る。ここで更新された汎用レジスタ以外は、主記憶中に
データが保持されているため主記憶に退避する必要はな
い。

次に処理３が実行を開始した時からの汎用レジスタ更新
履歴を主記憶中からフラグレジスタ９へ格納し、それと
並行してフラグレジスタ８をクリアする。最後に、フラ
グレジスタ９で示される汎用レジスタのデータを主記憶
中から該汎用レジスタへ格納する。それから処理単位３
１の実行が開始されることになる。

九肌左羞」 この様に、本発明によれば、処理切換え前後の汎用レジ
スタの処理状況をフラグレジスタに夫々格納しておき、
汎用レジスタと主記憶との間の、処理切換えに応じて生
じるデータ転送をこれらフラグレジスタの内容に従って
実行するようにしたので、無駄なデータ転送をなくすこ
とができ、複数の処理を実行する場合の処理性能が大幅
に向上するという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来の
データ転送の欠点を説明するための図、第３図は処理単
位の切換え実行を時間的遷移により示したタイムチャー
トである。 主要部分の符号の説明 １・・・・・・汎用レジスタ ２・・・・・・フラグ更新回路 ３・・・・・・レジスタセーブ回路 ４・・・・・・レジスタロード回路 ５・・・・・・主記憶 ６．７・・・・・・アドレスレジスタ ８．９・・・・・・フラグレジスタ

Claims (1)

【特許請求の範囲】
1. （１）複数の汎用レジスタを有する情報処理装置であっ
   て、前記汎用レジスタと同数のビット数からなり現在実
   行中の処理の開始点から現在までの前記汎用レジスタの
   使用状況を保持する第１の使用状況保持手段と、同じく
   前記ビット数からなり前記処理を分割した処理単位内で
   の前記汎用レジスタの使用状況を保持する第２の使用状
   況保持手段と、前記汎用レジスタが更新されたときに前
   記第１及び第２の使用状況保持手段の各対応ビットをセ
   ットする更新手段と、現在実行中の処理単位で使用して
   いる前記汎用レジスタの主記憶中への退避領域を示すア
   ドレスを格納する第１のアドレス保持手段と、次に実行
   する処理単位で使用する前記汎用レジスタの内容が格納
   されている前記主記憶のアドレスを保持する第２のアド
   レス保持手段と、前記第２の使用状況保持手段中の対応
   ビットがセットされている汎用レジスタについてのみ前
   記第１のアドレス保持手段により示されている前記主記
   憶中の領域に前記第１の使用状況保持手段の内容と前記
   汎用レジスタのデータとを格納する手段と、前記第２の
   アドレス保持手段により示される前記主記憶中の領域か
   ら前記第１の使用状況保持手段へ前記処理開始時点から
   現在までの前記汎用レジスタの更新履歴を示すデータを
   格納し、前記第１の使用状況保持手段中の対応ビットが
   セットされている汎用レジスタについてのみ前記主記憶
   から前記汎用レジスタへデータを格納する手段と、この
   格納動作と共に前記第２の使用状況保持手段をクリアす
   る手段とを含むことを特徴とする情報処理装置。