JPH0284724A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0284724A JPH0284724A JP3346888A JP3346888A JPH0284724A JP H0284724 A JPH0284724 A JP H0284724A JP 3346888 A JP3346888 A JP 3346888A JP 3346888 A JP3346888 A JP 3346888A JP H0284724 A JPH0284724 A JP H0284724A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板上の下層配線を被覆する層間絶縁
膜の表面に生ずる隆起を平坦化させる工程を含む半導体
装置の製造方法に関する。
膜の表面に生ずる隆起を平坦化させる工程を含む半導体
装置の製造方法に関する。
多層配線構造を形成するには、上層配線の断線防止のた
めに層間絶縁膜の平坦化が不可欠である。
めに層間絶縁膜の平坦化が不可欠である。
従来は層間絶縁膜としてりん珪酸ガラス（ＰＳＧ）を用
い、９５０℃に加熱して粘性流動を起こさせるリフロー
が行われていた。
い、９５０℃に加熱して粘性流動を起こさせるリフロー
が行われていた。
しかし、層間絶縁膜にＰＳＧを用いリフローを行うと、
リフローのための温度が高いため、既に半導体基板に導
入された不純物の再′分布が起こるので、素子の微細化
に伴い要求される浅い接合の形成が困難であるという欠
点がある。ＰＳＧにほう素を添加したＢＰＳＧを層間絶
縁膜として用いると、９００℃以下におけるリフローで
平坦化が可能であることは公知であるが、ＢＰＳＧの場
合は成膜制御が複雑であり、かつほう素の溶出等が起こ
って膜が不安定であることが欠点である。
リフローのための温度が高いため、既に半導体基板に導
入された不純物の再′分布が起こるので、素子の微細化
に伴い要求される浅い接合の形成が困難であるという欠
点がある。ＰＳＧにほう素を添加したＢＰＳＧを層間絶
縁膜として用いると、９００℃以下におけるリフローで
平坦化が可能であることは公知であるが、ＢＰＳＧの場
合は成膜制御が複雑であり、かつほう素の溶出等が起こ
って膜が不安定であることが欠点である。
本発明の課題は、平坦化のための温度がさらに低く、か
つＢＰＳＧ膜にくらべて安定な層間絶縁膜を用いて微細
化のための浅い接合の形成も可能な半導体装置の製造方
法を提供することにある。
つＢＰＳＧ膜にくらべて安定な層間絶縁膜を用いて微細
化のための浅い接合の形成も可能な半導体装置の製造方
法を提供することにある。
上記のＩＩＮを解決するために、本発明の方法は、下層
の配線の上を高温ＣＶＤ酸化膜からなる第一層を形成し
、その上に溶剤に溶かした絶縁物を塗布し、加熱する工
程による表面平坦な絶縁膜からなる第二層を積層して層
間絶縁膜の少な（とも−部を形成するものとする。
の配線の上を高温ＣＶＤ酸化膜からなる第一層を形成し
、その上に溶剤に溶かした絶縁物を塗布し、加熱する工
程による表面平坦な絶縁膜からなる第二層を積層して層
間絶縁膜の少な（とも−部を形成するものとする。
高温ＣＶＤ酸化膜は６００〜８００℃程度で形成できる
緻密な膜であり、その上に溶剤に溶かした絶縁物をスピ
ンナなどで塗布すれば表面平坦な塗膜ができ、溶剤をと
ばすだけの加熱により表面平坦な絶縁層がＣＶＤ酸化膜
を覆うので、８５０℃以下の低温で表面平坦で安定性の
よい絶縁膜で配線を有する半導体基板上を覆うことがで
きる。
緻密な膜であり、その上に溶剤に溶かした絶縁物をスピ
ンナなどで塗布すれば表面平坦な塗膜ができ、溶剤をと
ばすだけの加熱により表面平坦な絶縁層がＣＶＤ酸化膜
を覆うので、８５０℃以下の低温で表面平坦で安定性の
よい絶縁膜で配線を有する半導体基板上を覆うことがで
きる。
第１図［７１）は本発明の一実施例のＭＯＳ Ｆ ８７
部の製造工程を示し、第１図（ａｌにおいては、シリコ
ン基板１上にゲート酸化膜２を介して低抵抗多結晶シリ
コンよりなる下層配線としてのゲート３を設け、素子分
離用の熱酸化膜４を形成後、ゲート３をマスクとしてイ
オン注入および熱処理により基板１と逆導電形のソース
・ドレイン領域５を形成した状態を示す、第１図（ｂｌ
においては、この基板上ニ５ｌｏｔ膜６を６００〜８０
０℃程度の高温ＣＶＤ法により成膜し、さらにスピンオ
ングラス法による塗膜の形成とキエアとを２度繰返すこ
とにより、絶縁膜７を５１０１膜６の面の段差部を埋め
て表面平坦に形成する。塗膜の材料としては−例えは東
京応化■製０ＣＤ−タイプ−２のようなシラノールを有
機溶剤に溶かしたものを用いる。スピンオングラス法で
はこの液をスピンナ上で回転するシリ・コン基板上に滴
下させる。キエアは溶剤を気化させるだけであるから低
温でガラス賞の塗膜ができる。さらに必要に応じて図に
示すように第３層目の低温ＣＶＤ法による５ｌｏｔ膜８
により覆う、この低温ＣＶＤ酸化膜８は段差部を埋める
ことはできず、膜質も高温ＣＶＤ酸化膜に劣るが、平坦
な表面上には均一に膜が形成でき成膜速度も高いことを
利用して、層間絶縁をより完全にするのに役立つ。
部の製造工程を示し、第１図（ａｌにおいては、シリコ
ン基板１上にゲート酸化膜２を介して低抵抗多結晶シリ
コンよりなる下層配線としてのゲート３を設け、素子分
離用の熱酸化膜４を形成後、ゲート３をマスクとしてイ
オン注入および熱処理により基板１と逆導電形のソース
・ドレイン領域５を形成した状態を示す、第１図（ｂｌ
においては、この基板上ニ５ｌｏｔ膜６を６００〜８０
０℃程度の高温ＣＶＤ法により成膜し、さらにスピンオ
ングラス法による塗膜の形成とキエアとを２度繰返すこ
とにより、絶縁膜７を５１０１膜６の面の段差部を埋め
て表面平坦に形成する。塗膜の材料としては−例えは東
京応化■製０ＣＤ−タイプ−２のようなシラノールを有
機溶剤に溶かしたものを用いる。スピンオングラス法で
はこの液をスピンナ上で回転するシリ・コン基板上に滴
下させる。キエアは溶剤を気化させるだけであるから低
温でガラス賞の塗膜ができる。さらに必要に応じて図に
示すように第３層目の低温ＣＶＤ法による５ｌｏｔ膜８
により覆う、この低温ＣＶＤ酸化膜８は段差部を埋める
ことはできず、膜質も高温ＣＶＤ酸化膜に劣るが、平坦
な表面上には均一に膜が形成でき成膜速度も高いことを
利用して、層間絶縁をより完全にするのに役立つ。
第１図（０）においては、周知のフォトエツチング技術
を用いて熱酸化膜４．高温ＣＶＤ酸化膜６゜絶縁ＩＩ？
、低温ＣＶＤ酸化膜８を貫通するコンタクトホール９を
形成し、Ａｊ−！９１合金のスパフタリングとフォトエ
ツチングによるパターニングで上層配線としての電極ｌ
Ｏを形成する。このあと、多層配線形成の工程、ｐ −
３ｉ、Ｎ力、 Ｐ −５ＩＯＮによるパンシベーシッン
膜の被着工程などが行われて半導体装置ができ上がる。
を用いて熱酸化膜４．高温ＣＶＤ酸化膜６゜絶縁ＩＩ？
、低温ＣＶＤ酸化膜８を貫通するコンタクトホール９を
形成し、Ａｊ−！９１合金のスパフタリングとフォトエ
ツチングによるパターニングで上層配線としての電極ｌ
Ｏを形成する。このあと、多層配線形成の工程、ｐ −
３ｉ、Ｎ力、 Ｐ −５ＩＯＮによるパンシベーシッン
膜の被着工程などが行われて半導体装置ができ上がる。
高温ｃＶＤ酸化膜は緻密であり、耐圧特性にすぐれてい
るが、成膜の生産性が低く、厚い膜を形成することは量
産技術においては不利であり、また下層配線による段差
の発生を避けることができない３本発明によるスピンナ
を用いての段差をうめる塗膜の形成、加熱は、それらの
欠点を除いてその特性を生かすことができる。
るが、成膜の生産性が低く、厚い膜を形成することは量
産技術においては不利であり、また下層配線による段差
の発生を避けることができない３本発明によるスピンナ
を用いての段差をうめる塗膜の形成、加熱は、それらの
欠点を除いてその特性を生かすことができる。
本発明によれば、素子の微細化を可能にする温度で形成
でき、しかも膜質の良好な高温ＣＶＤ酸化膜と、溶剤に
溶かした絶縁物のスピンナなどを用いての塗布、焼成を
厚さに対応して必要な回数繰り返して形成する絶縁膜と
の組合わせにより、リフロー工程を必要とせず、低温で
平坦化された層間絶縁膜を得ることができるので、接合
深さの平坦化の際の加熱による拡がりが少な（なり、素
子の微細化、例えばゲート長の１−以下へのＩ ／１１
に伴ってチップ面積の低減をはかることカベできる半導
体装置の製造が可能になった。
でき、しかも膜質の良好な高温ＣＶＤ酸化膜と、溶剤に
溶かした絶縁物のスピンナなどを用いての塗布、焼成を
厚さに対応して必要な回数繰り返して形成する絶縁膜と
の組合わせにより、リフロー工程を必要とせず、低温で
平坦化された層間絶縁膜を得ることができるので、接合
深さの平坦化の際の加熱による拡がりが少な（なり、素
子の微細化、例えばゲート長の１−以下へのＩ ／１１
に伴ってチップ面積の低減をはかることカベできる半導
体装置の製造が可能になった。
第１図（ａ） 、 （ｂ） 、 （ｃｌは本発明の一実
施例の層間絶縁膜形成工程を順次示す断面図である。 １：シリコン基板、３：ゲート、６：高温ＣＶ手続補正
書 （方式） ％式％ 半導体装置の製造方法 ＆補正をする者 事件との関係 特 許 出 願 人 住 所 川崎市川崎区田辺新田１番１号 名 称 富士電機株式会社 ４゜ 代 理 人 ７゜ 補 正 の 内 容 （１）別紙の通り （２）別紙の通り図面第１図を別紙と差し替えます。 補正の内容 図面の第 １図を別紙と差し替えます。 第１ 図
施例の層間絶縁膜形成工程を順次示す断面図である。 １：シリコン基板、３：ゲート、６：高温ＣＶ手続補正
書 （方式） ％式％ 半導体装置の製造方法 ＆補正をする者 事件との関係 特 許 出 願 人 住 所 川崎市川崎区田辺新田１番１号 名 称 富士電機株式会社 ４゜ 代 理 人 ７゜ 補 正 の 内 容 （１）別紙の通り （２）別紙の通り図面第１図を別紙と差し替えます。 補正の内容 図面の第 １図を別紙と差し替えます。 第１ 図
Claims (1)
- １）下層の配線の上に高温ＣＶＤ酸化膜からなる第一層
を形成し、該第一層の上に溶剤に溶かした絶縁物を塗布
し、加熱する工程による表面平坦な絶縁膜からなる第二
層を積層して層間絶縁膜の少なくとも一部を形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346888A JPH0284724A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3346888A JPH0284724A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284724A true JPH0284724A (ja) | 1990-03-26 |
Family
ID=12387380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3346888A Pending JPH0284724A (ja) | 1988-02-16 | 1988-02-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665657A (en) * | 1995-09-18 | 1997-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd | Spin-on-glass partial etchback planarization process |
-
1988
- 1988-02-16 JP JP3346888A patent/JPH0284724A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5665657A (en) * | 1995-09-18 | 1997-09-09 | Taiwan Semiconductor Manufacturing Company, Ltd | Spin-on-glass partial etchback planarization process |
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