JPH0283961A - Manufacture of semiconductor device, semiconductor device obtained by the method and semiconductor wafer used in the method - Google Patents
Manufacture of semiconductor device, semiconductor device obtained by the method and semiconductor wafer used in the methodInfo
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- 238000000034 method Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000008188 pellet Substances 0.000 claims abstract description 56
- 239000011347 resin Substances 0.000 claims abstract description 28
- 229920005989 resin Polymers 0.000 claims abstract description 28
- 238000000465 moulding Methods 0.000 claims abstract description 10
- 239000000853 adhesive Substances 0.000 claims description 17
- 230000001070 adhesive effect Effects 0.000 claims description 17
- 230000000694 effects Effects 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 238000001723 curing Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 239000009719 polyimide resin Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 238000001721 transfer moulding Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、超薄形パッケージ構造を備えた半導体装置に
適用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a technique that is effective when applied to a semiconductor device having an ultra-thin package structure.
近年、ICカードや超薄形電子機器の普及に伴い、これ
らに実装される超薄形LSIパッケージの開発が進行し
ている。In recent years, with the spread of IC cards and ultra-thin electronic devices, development of ultra-thin LSI packages to be mounted on these devices is progressing.
上記超薄形LSIパッケージについては、例えば三菱電
機株式会社、1987年12月発行、トリプル−x −
(TRIPLE! A) !&Ll 8 (7) r超
薄形256にビットSRAMJに記載がある。Regarding the ultra-thin LSI package mentioned above, for example, Mitsubishi Electric Corporation, published in December 1987, Triple-x-
(TRIPLE! A)! &Ll 8 (7) rUltra-thin type 256 is described in Bit SRAMJ.
上記文献に記載された超薄形LSIパッケージは、V
S OP (Very Small 0utline
Package)形のパッケージ構造を備え、パッケー
ジの厚さは1Mと、従来のSOPの1/2以下の厚さに
なっている。The ultra-thin LSI package described in the above document has V
S OP (Very Small 0utline
The package has a package structure of 1M, which is less than 1/2 the thickness of the conventional SOP.
また、上記パッケージには、厚さ400μmの半導体ペ
レット (以下、ペレットという)が封止され、このペ
レットとインナリードとは、ワイヤを介して結線されて
いる。さらに、このワイヤの上端がパッケージ上面から
露出するのを防止するため、ペレットを搭載するタブ(
グイ・パッド)は、リードの下方に配置されている。Further, a semiconductor pellet (hereinafter referred to as pellet) having a thickness of 400 μm is sealed in the package, and the pellet and the inner lead are connected via a wire. In addition, to prevent the top end of this wire from being exposed from the top of the package, a tab (
The gui pad) is located below the lead.
本発明者の検討によれば、上記した従来の超薄形LSI
パッケージには、下記のような問題がある。According to the inventor's study, the above-mentioned conventional ultra-thin LSI
The package has the following problems.
すなわち、厚さInまたはそれ以下の超薄形LSIパッ
ケージをトランスファモールド方式で製造する場合、そ
の金型のキャビティが極めて狭いため、キャビティ内に
注入された樹脂の流動性が低下し、タブと樹脂との界面
などにボイドが発生し易くなる。In other words, when manufacturing an ultra-thin LSI package with a thickness of In or less using the transfer molding method, the mold cavity is extremely narrow, so the fluidity of the resin injected into the cavity decreases, causing the tab and resin to Voids are likely to occur at the interface with the
これを防止するためには、低粘度の樹脂を用いてその流
動性を向上させるとともに、キャビティ内を流れる樹脂
の流動速度をペレット上とタブ下とで等しくする必要が
ある。In order to prevent this, it is necessary to use a low-viscosity resin to improve its fluidity and to equalize the flow speed of the resin flowing inside the cavity above the pellet and below the tab.
ところが、上記した超薄形LSIパッケージは、ワイヤ
上端がパッケージから露出するのを防止するためにタブ
をリード面より下方に配置しているので、モールド時に
リードフレームを金型に挿入すると、タブと下型との隙
間が、ペレットと上型との隙間よりも狭くなってしまう
。However, in the ultra-thin LSI package described above, the tabs are placed below the lead surface to prevent the upper ends of the wires from being exposed from the package, so when the lead frame is inserted into the mold during molding, the tabs and The gap between the pellet and the lower mold becomes narrower than the gap between the pellet and the upper mold.
すると、キャビティ内に注入された樹脂が、隙間の狭い
タブ下よりも、隙間の広いペレット上に多く流入してタ
ブを下方に押し下げるため、タブと樹脂との界面などに
ボイドが発生したり、タブが変形してパッケージの下面
から露出したりするなどの不良が発生し、パッケージ製
造の歩留りが低下する。As a result, more resin injected into the cavity flows onto the pellet with a wide gap than under the tab with a narrow gap, pushing the tab downward, resulting in voids occurring at the interface between the tab and the resin, etc. Defects such as the tab being deformed and exposed from the bottom surface of the package occur, reducing the yield of package manufacturing.
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、超薄形LSIパッケージの製造歩留り
を向上させることのできる技術を提供することにある。The present invention has been made in view of the above-mentioned problems, and its purpose is to provide a technique that can improve the manufacturing yield of ultra-thin LSI packages.
本発明の他の目的は、超薄形LSIパッケージの信頼性
を向上させることのできる技術を提供することにある。Another object of the present invention is to provide a technique that can improve the reliability of ultra-thin LSI packages.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、請求項1記載の発明は、厚さ150μmまた
はそれ以下のリードフレームのタブにスリットを形成し
、厚さ200μmないし350μmのペレットを接着剤
を介して前記タブ上に接合し、前記リードフレームと前
記ペレットとを結線するワイヤを、その高さが200μ
mまたはそれ以下となるようにボンディングした後、そ
れらを厚さl mtsまたはそれ以Fの樹脂でモールド
する半導体装置の製造方法である。That is, the invention according to claim 1 forms a slit in a tab of a lead frame having a thickness of 150 μm or less, and a pellet having a thickness of 200 μm to 350 μm is bonded onto the tab via an adhesive. and the pellet, the height of which is 200 μm.
This is a method of manufacturing a semiconductor device, in which bonding is performed to a thickness of m or less, and then molded with a resin having a thickness of l mts or more than F.
請求項2記載の発明は、厚さ1 illまたはそれ以下
のパッケージを備え、前記パッケージに封止された、厚
さ150μmまたはそれ以下のタブにスリットが形成さ
れ、厚さ208μmないし350μmのペレットが接着
剤を介して前記タブ上に接合され、インナリードと前記
ペレットとを結線するワイヤの高さが200μmまたは
それ以下であり、前記ペレットの上方におけるパッケー
ジの厚さと、前記タブの下方におけるパッケージの厚さ
との差が50μm以下の半導体装置である。The invention according to claim 2 is provided with a package having a thickness of 1 ill or less, a slit being formed in a tab of 150 μm or less in thickness sealed in the package, and a pellet having a thickness of 208 μm to 350 μm. The height of the wire bonded onto the tab via adhesive and connecting the inner lead and the pellet is 200 μm or less, and the thickness of the package above the pellet and the thickness of the package below the tab are 200 μm or less. This is a semiconductor device in which the difference in thickness is 50 μm or less.
請求項3記載の発明は、厚さが200μmないし350
μmの半導体ウェハである。The invention according to claim 3 has a thickness of 200 μm to 350 μm.
It is a μm semiconductor wafer.
〔作用〕
請求項1記載の発明によれば、タブからワイヤ上端まで
の距離が縮小されるため、ペレットをモールドする際、
タブと下型との隙間、およびペレットと上型との隙間を
広くすることができ、かつ、それらの隙間の広さをほぼ
等しくすることができる。[Operation] According to the invention described in claim 1, since the distance from the tab to the upper end of the wire is reduced, when molding the pellet,
The gap between the tab and the lower die and the gap between the pellet and the upper die can be widened, and the widths of these gaps can be made almost equal.
これにより、モールド時にキャビティ内を流れる樹脂の
流動性が向上するとともに、タブ下を流れる樹脂の量と
ペレット上を流れる樹脂の労が等しくなるため、ボイド
の発生やタブの変形を有効に防止することができ、厚さ
が1叩またはそれ以下の超薄形LSIパッケージを歩留
りよく製造することができる。This improves the fluidity of the resin flowing inside the cavity during molding, and the amount of resin flowing under the tab equals the effort of the resin flowing over the pellet, effectively preventing the generation of voids and deformation of the tab. This makes it possible to manufacture ultra-thin LSI packages with a thickness of one thickness or less with good yield.
なお、ペレットの厚さが350μm以上では、タブ下か
らワイヤ上端までの距離を僅かしか縮小できないので、
ボイドの発生やタブの変形を防止することができない。Note that if the thickness of the pellet is 350 μm or more, the distance from the bottom of the tab to the top of the wire can only be slightly reduced.
It is not possible to prevent the occurrence of voids and deformation of the tab.
他方、ペレットの厚さが200μm以下では、機械強度
が低下し、製造工程で欠けが生じたり、ハンドリングが
困難になったりするため、歩留りの向上が達成できない
。On the other hand, if the thickness of the pellet is less than 200 μm, the mechanical strength decreases, chipping occurs during the manufacturing process, and handling becomes difficult, making it impossible to improve the yield.
請求項2記載の発明によれば、ペレットの上方における
パッケージの厚さ、およびタブの下方におけるパッケー
ジの厚さが大きくなるため、パッケージの耐湿性が向上
する。また、タブがスリットを介して複数の部分に分割
されるので、タブにかかる応力が分散され、この応力に
起因するパッケージのクラックを有効に防止することが
できる。According to the second aspect of the invention, the thickness of the package above the pellet and the thickness of the package below the tab are increased, so that the moisture resistance of the package is improved. Further, since the tab is divided into a plurality of parts via the slit, stress applied to the tab is dispersed, and cracks in the package due to this stress can be effectively prevented.
その結果、厚さがl mmまたはそれ以下の超薄形LS
Iパッケージの信頼性を向上させることができる。As a result, an ultra-thin LS with a thickness of l mm or less
The reliability of the I package can be improved.
請求項3記載の発明によれば、このペレットをリードフ
レームのタブに搭載してパッケージに封止することによ
り、タブからワイヤ上端までの距離を縮小することがで
きる。従って、ペレットをモールドする際、タブと下型
との隙間、およびペレットと上型との隙間を広くするこ
とができ、かつ、それらの隙間の広さをほぼ等しくする
ことができるため、厚さがl wまたはそれ以下の超薄
形LSIパッケージを歩留りよく製造することができる
。また、ベレ−1)の上方におけるパッケージの厚さ、
およびタブの下方におけるパッケージの厚さが大きくな
るため、パッケージの耐湿性が向上する。According to the third aspect of the invention, by mounting this pellet on the tab of the lead frame and sealing it in a package, the distance from the tab to the upper end of the wire can be reduced. Therefore, when molding pellets, the gap between the tab and the lower mold and the gap between the pellet and the upper mold can be widened, and the widths of these gaps can be made almost equal, so that the thickness can be increased. It is possible to manufacture ultra-thin LSI packages with lw or less with a high yield. Also, the thickness of the package above beret 1),
and the increased thickness of the package below the tab, which improves the moisture resistance of the package.
第1図は本発明の一実施例である半導体装置の要部断面
図、第2図はこの半導体装置に用いるリードフレームの
要部平面図、第3図(a)〜ら〕はこの半導体装置の製
造方法を示すリードフレームの要部断面図、第4図(a
)〜(C)は同じくこの半導体装置の製造方法を示す金
型の要部断面図である。FIG. 1 is a sectional view of a main part of a semiconductor device that is an embodiment of the present invention, FIG. 2 is a plan view of a main part of a lead frame used in this semiconductor device, and FIGS. FIG. 4 (a
) to (C) are sectional views of essential parts of a mold, also showing the method of manufacturing this semiconductor device.
本実施例の半導体装置は、例えばQ F P (Qua
dFlat Package) であり、パッケージl
は、例えばンリコーン変性エポキシ樹脂にシリカなどの
フィラーを充填してその熱膨張係数をシリコンの熱膨張
係数に近づけた樹脂をトランスファモールドしたもので
ある。また、このパッケージlを構成する上記樹脂は、
そ−ルド時の粘度が、例えば1x10’P(ポアズ)程
度となるような低粘度樹脂である。The semiconductor device of this embodiment is, for example, Q F P (Qua
dFlat Package) and package l
For example, the silicone modified epoxy resin is filled with a filler such as silica to make the thermal expansion coefficient close to that of silicone, and the resin is transfer molded. In addition, the above-mentioned resin constituting this package l is
It is a low viscosity resin that has a viscosity of, for example, about 1x10'P (poise) when cold.
上記パッケージlの寸法は、縦横各辺の長さが、例えば
14+amであり、その厚さは、例えばl m+aであ
る。このパッケージlの側面には、人出力ピンおよび電
源ピンを構成する、例えば44本の13−ド2が外方に
延在し、ガルウィング状に折り曲げられでいる。The dimensions of the package 1 are, for example, 14+am in length and width on each side, and 1m+a in thickness, for example. On the side surface of this package 1, for example, 44 13-cords 2 constituting human output pins and power supply pins extend outward and are bent into a gull-wing shape.
パッケージ1の内部には、シリコン単結晶からなる半導
体ペレット3が封止されている。このペレット3の厚さ
は、例えば300μmであり、その上面が集積回路形成
面となっている。このペレット3は、シリコン単結晶の
インゴットをスライスして、例えば厚さ300μmの半
導体ウェハ(図示せず)を作成し、この半導体ウェハに
所定のプロセスで集積回路を形成した後、これをグイシ
ングしたものである。A semiconductor pellet 3 made of silicon single crystal is sealed inside the package 1 . The thickness of this pellet 3 is, for example, 300 μm, and its upper surface serves as an integrated circuit forming surface. This pellet 3 is obtained by slicing a silicon single crystal ingot to create, for example, a 300 μm thick semiconductor wafer (not shown), forming an integrated circuit on this semiconductor wafer by a predetermined process, and then guising this. It is something.
上記ペレット3の集積回路形成面には、例えば4メガビ
ットマスクROMなどのメモリLSI(図示せず)が形
成され、このメモ’JLSIの表面には、極めて薄いポ
リイミド樹脂4が被覆されている。このポリイミド樹脂
4は、パッケージ1を構成する樹脂中の水分がメモリL
SIに浸入するのを防止し、かつ、樹脂中のフィラーに
よって、メモ’JLSIの表面が傷付けられるのを防止
するためのものである。A memory LSI (not shown) such as a 4 megabit mask ROM, for example, is formed on the integrated circuit forming surface of the pellet 3, and the surface of this Memo'JLSI is coated with an extremely thin polyimide resin 4. This polyimide resin 4 has moisture in the resin that makes up the package 1.
This is to prevent the resin from entering the SI and also to prevent the surface of the Memo' JLSI from being damaged by the filler in the resin.
上記ペレット3は、例えば銀ペーストからなる薄い接着
剤5を介してタブ6に接合されている。The pellet 3 is bonded to a tab 6 via a thin adhesive 5 made of, for example, silver paste.
このタブ6には、後述するスリット7が形成されている
。また、タブ6の厚さは、例えば150μmである。一
方、接着剤5は、その膜厚を薄くする必要上、発泡性の
少ない材質のものが選択されている。なお、接着剤5を
ベークする際に溶剤が急激に膨張すると、接着剤5中に
気泡が発生し、その膜厚が大きくなってしまう。これを
防止するには、例えばクリーン・ルームに設置された開
放炉内で徐々に加熱を行う、キュア法を用いるとよい。A slit 7, which will be described later, is formed in this tab 6. Further, the thickness of the tab 6 is, for example, 150 μm. On the other hand, for the adhesive 5, a material with low foamability is selected because it is necessary to reduce the film thickness. Note that if the solvent rapidly expands when baking the adhesive 5, air bubbles will be generated in the adhesive 5, resulting in an increase in the film thickness. To prevent this, for example, a curing method may be used in which heating is performed gradually in an open furnace installed in a clean room.
例えば、銀ペーストからなる接着剤5をこのキュア法で
ベークすると、その膜厚を【0〜30μm程度まで薄く
することができる。For example, when the adhesive 5 made of silver paste is baked using this curing method, the film thickness can be reduced to about 0 to 30 μm.
ペレット3と、パッケージl内のり−ド2とは、例えば
直径25μmの金線からなるワイヤ8を介して電気的に
接続されている。The pellet 3 and the glue 2 in the package 1 are electrically connected via a wire 8 made of, for example, a gold wire with a diameter of 25 μm.
本実施例では、パッケージ1をモールドする際にワイヤ
8の上端がパッケージlの上面から露出するのを防止す
るため、ペレット3の上面からワイヤ8の上端までの高
さ(h)を、200μmまたはそれ以下とし、かつ、タ
ブ6をリード2の下方に配置している。In this example, in order to prevent the upper end of the wire 8 from being exposed from the upper surface of the package 1 when molding the package 1, the height (h) from the upper surface of the pellet 3 to the upper end of the wire 8 is set to 200 μm or It is smaller than that, and the tab 6 is arranged below the lead 2.
このように、本実施例では、例えば厚さ150μmのタ
ブ6上に、厚さ10〜30μmの接着剤5を介して、厚
さ300μmのペレット3を搭載したことにより、タブ
6からワイヤ7の上端までの距離が、従来よりも小さく
なっている。As described above, in this embodiment, for example, the pellet 3 with a thickness of 300 μm is mounted on the tab 6 with a thickness of 150 μm via the adhesive 5 with a thickness of 10 to 30 μm, so that the wire 7 can be connected from the tab 6. The distance to the top edge is smaller than before.
その結果、ペレット3の上方におけるパッケージlの厚
さ(A)、およびタブ6の下方におけるパッケージ1の
厚さ(B)は、いずれも従来の超薄形LSIパッケージ
の場合よりも大きくなって、)る。また、厚さ(A>と
厚さ(B)との差(A−B)は、50μm以下と、はぼ
等しい厚さになっている。As a result, the thickness of the package l above the pellet 3 (A) and the thickness of the package 1 below the tab 6 (B) are both larger than those of the conventional ultra-thin LSI package. ). Further, the difference (AB) between the thickness (A> and the thickness (B)) is 50 μm or less, which is approximately the same thickness.
第2図は、本実施例の半導体装置の製造に用いるリード
フレーム9である。このリードフレーム9は、ペレット
3を搭載するタブ6と、タブ6を取り囲むダム10と、
タブ6の四隅に形成されたタブ吊りリード11と、タブ
6の周囲に放射状に配設された、例えば44本のり一ド
2と、これらを取り囲む外枠部12および内枠部13か
らなる矩形枠とによって構成されている。FIG. 2 shows a lead frame 9 used in manufacturing the semiconductor device of this embodiment. This lead frame 9 includes a tab 6 on which the pellet 3 is mounted, a dam 10 surrounding the tab 6,
A rectangular shape consisting of tab suspension leads 11 formed at the four corners of the tab 6, for example 44 leads 2 arranged radially around the tab 6, and an outer frame part 12 and an inner frame part 13 surrounding these. It is composed of a frame.
リード2は、ダムIOの外側が外部リード、また、内側
が内部リードと呼ばれ、製品となった時点では、内部リ
ードがパッケージlに封止され、外!ffl U−ドが
パッケージlの側面から外方に突出して外部端子を構成
するようになっている。As for the lead 2, the outside of the dam IO is called the external lead, and the inside is called the internal lead.When the product is manufactured, the internal lead is sealed in the package l, and the outside lead is called the internal lead. The ffl U-do projects outward from the side surface of the package l and constitutes an external terminal.
外枠11’l!12には、リードフレーム9の搬送時や
位置決め時のガイドとなるガイド孔14がプレスなどに
よって打ち抜き形成されている。Outer frame 11'l! A guide hole 14, which serves as a guide during transportation and positioning of the lead frame 9, is punched out in the lead frame 12 using a press or the like.
リードフレーム9は、上記した各部によって構成される
単位フレームを外枠部12の延びる方向に複数配設した
、例えば7連のものをプレスなどによって一体的に形成
したものであり、その材質は、例えば42アロイからな
り、その厚さは、例えば150μmである。The lead frame 9 is formed by pressing a plurality of unit frames constituted by the above-mentioned parts arranged in the direction in which the outer frame part 12 extends, for example seven series, and is made of the following materials: For example, it is made of 42 alloy, and its thickness is, for example, 150 μm.
上記リードフレーム9のタブ6には、十文字状のスリッ
ト7が形成されている。すなわち、タブ6は、このスリ
ット7を介して4分割されている。A cross-shaped slit 7 is formed in the tab 6 of the lead frame 9. That is, the tab 6 is divided into four parts via the slit 7.
これは、例えばパッケージlを構成する樹脂中の水分が
半田リフロー時に気化膨張した際にタブ6にかかる応力
を分散するための構成である。This is a configuration for dispersing the stress applied to the tab 6 when, for example, water in the resin constituting the package l evaporates and expands during solder reflow.
次に、上記リードフレーム9を用いたパッケージlのモ
ールド工程を第3図(a)〜rb)、第4図(a)〜(
C1により説明する。Next, the molding process of the package l using the lead frame 9 is shown in FIGS. 3(a) to rb) and FIGS. 4(a) to (
This will be explained using C1.
まず、例えば銀ペーストからなる接着剤5を用いてタブ
6上にペレット3を接合し、例えば180℃で接着剤5
をキュアする(第3図(a))。その際、例えば前記し
たキュア法を用いると、接着剤5の膜厚を10〜30μ
m程度まで薄(することができる。First, the pellet 3 is bonded onto the tab 6 using an adhesive 5 made of, for example, silver paste, and the adhesive 5 is heated at 180°C, for example.
(Fig. 3(a)). At that time, for example, if the above-mentioned curing method is used, the film thickness of the adhesive 5 can be reduced to 10 to 30 μm.
It can be made as thin as about m.
次に、図示しないワイヤボンディング装置を用いて、タ
ブ6とリード2との間に、例えば直径25μmの金線か
らなるワイヤ8をボンディングする(第3図(b))。Next, a wire 8 made of a gold wire having a diameter of 25 μm, for example, is bonded between the tab 6 and the lead 2 using a wire bonding device (not shown) (FIG. 3(b)).
その際、後述するモールド工程において、ワイヤ8の上
端がパッケージ1から露出するのを防ぐため、ペレツト
3の上面からワイヤ8の上端までの高さ(h)が、20
0μmまたはそれ以下となるようにボンディングする。At that time, in order to prevent the upper end of the wire 8 from being exposed from the package 1 in the molding process described later, the height (h) from the upper surface of the pellet 3 to the upper end of the wire 8 is set at 20 m.
Bonding is performed so that the thickness is 0 μm or less.
次に、第4図(a)に示すように、リードフレーム9を
トランスファモールド用の金型15の所定位置に設置す
る。この金型15のキャビティ16内における上型15
aと下型15bとの隙間は、例えば1 mmである。な
お、このとき、ペレット3と上型t5aとの隙間(、A
)と、タブ6と下金型15bとの隙間(B)との差(A
−B)が50μm以下となるよう、あらかじめタブ吊り
リード11を折り曲げることによって、タブ6をリード
2の下方に配置しておく。Next, as shown in FIG. 4(a), the lead frame 9 is installed at a predetermined position in a mold 15 for transfer molding. The upper mold 15 inside the cavity 16 of this mold 15
The gap between a and the lower die 15b is, for example, 1 mm. In addition, at this time, the gap between the pellet 3 and the upper die t5a (, A
) and the gap (B) between the tab 6 and the lower mold 15b (A
The tab 6 is placed below the lead 2 by bending the tab suspension lead 11 in advance so that -B) is 50 μm or less.
次に、予備加熱したペレット状の樹脂17をボッ)18
に投入する。続いて、プランジャー19を下降させ、溶
融した樹脂17をランナー20およびゲート21を経て
キャビティ16に注入する(第4図(b))。Next, the preheated pellet-shaped resin 17 is poured into the shell 18.
put it into. Subsequently, the plunger 19 is lowered and the molten resin 17 is injected into the cavity 16 via the runner 20 and the gate 21 (FIG. 4(b)).
最後に、キャビティ16に注入された樹脂16が硬化し
た後、金型15を開き、リードフレーム9を取り出して
所定箇所を切断することにより、厚さが、例えば1mの
パッケージlが完成する(第4図(C))。Finally, after the resin 16 injected into the cavity 16 has hardened, the mold 15 is opened, the lead frame 9 is taken out and cut at a predetermined portion, thereby completing a package l having a thickness of, for example, 1 m (the first Figure 4 (C)).
このように、本実施例によれば、下記のような効果を得
ることができる。As described above, according to this embodiment, the following effects can be obtained.
(1)1例えば厚さ150μmのタブ6上に、厚さ10
〜30μmの薄い接着剤5を介して、厚さ300μmの
ペレットを接合することにより、タブ6からワイヤ8の
上端までの距離が縮小されるため、ペレット3をモール
ドする際、タブ6と下型15bとの隙間(B)、および
ペレット3と上型15aとの隙間(A)を広くすること
ができ、かつ、それらの隙間の広さをほぼ等しくするこ
とができる。(1) 1 For example, on the tab 6 with a thickness of 150 μm,
By joining the pellets with a thickness of 300 μm through the thin adhesive 5 of ~30 μm, the distance from the tab 6 to the upper end of the wire 8 is reduced, so when molding the pellet 3, the tab 6 and the lower mold 15b and the gap (A) between the pellet 3 and the upper mold 15a can be widened, and the widths of these gaps can be made almost equal.
(2)、上記(1)により、モールド時にキャビティ1
6内を流れる樹脂17の流動性が向上するとともに、タ
ブ6下を流れる樹脂17の量とペレット3上を流れる樹
脂17の量が等しくなるため、ボイドの発生やタブ6の
変形を有効に防止することができ、厚さが、例えば1m
+eのパッケージlを歩留りよく製造することができる
。(2), Due to (1) above, cavity 1 is
The fluidity of the resin 17 flowing inside the tab 6 is improved, and the amount of the resin 17 flowing under the tab 6 becomes equal to the amount of the resin 17 flowing over the pellet 3, which effectively prevents the generation of voids and deformation of the tab 6. The thickness can be, for example, 1 m.
+e package l can be manufactured with high yield.
(3)、タブ6からワイヤ8の上端までの距離が縮小さ
れた結果、ペレット3の上方におけるパッケージ1の厚
さ、およびタブの下方におけるパッケージの厚さが従来
よりも大きくなるため、パッケージ1の耐湿性が向上す
る。また、タブ6がスリット7を介して複数の部分に分
割されているので、タブ6にかかる応力が分散され、こ
の応力に起因するパブケージlのクラックを有効に防止
することができる。(3) As a result of the reduction in the distance from the tab 6 to the upper end of the wire 8, the thickness of the package 1 above the pellet 3 and the thickness of the package below the tab become larger than before. Improves moisture resistance. Moreover, since the tab 6 is divided into a plurality of parts via the slit 7, the stress applied to the tab 6 is dispersed, and cracks in the pub cage 1 caused by this stress can be effectively prevented.
(4)、上記(3)により、厚さが、例えば1關のパッ
ケージ1を備えた半導体装置の信頼性が向上する。(4) According to (3) above, the reliability of a semiconductor device including a package 1 having a thickness of, for example, one thickness is improved.
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。As above, the invention made by the present inventor has been specifically explained based on Examples, but it should be noted that the present invention is not limited to the Examples and can be modified in various ways without departing from the gist thereof. Not even.
すなわち、ペレット3の厚さは、300μmに限定され
るものではなく、200〜350μmの範囲内であれば
よい。That is, the thickness of the pellet 3 is not limited to 300 μm, but may be within the range of 200 to 350 μm.
前記実施例で用いたペレット3は、例えば厚さ300μ
mの半導体ウェハに集積回路を形成した後、これをグイ
シングしたものであるが、これに限定されるものではな
く、例えば従来品と同じ400μm厚のウェハに集積回
路を形成した後、その裏面を研磨して厚さ300μmに
加工したものを用いてもよい。The pellet 3 used in the above example has a thickness of 300μ, for example.
After forming an integrated circuit on a 400 μm thick semiconductor wafer, this is not limited to this. For example, after forming an integrated circuit on a 400 μm thick wafer, which is the same as conventional products, A material that has been polished to a thickness of 300 μm may also be used.
前記実施例のパッケージは、QFPであったが、これに
限定されるものではなく、例えば5OP(Sfflal
l 0utline Package)やS OJ (
Small 0utlineJ−1ead Packa
ge)であってもよい。Although the package in the above embodiment was a QFP, it is not limited to this, and for example, a 5OP (Sfflal
l 0utline Package) and S OJ (
Small 0utlineJ-1ead Packa
ge).
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。Among the inventions disclosed in this application, the effects obtained by typical inventions are briefly described below.
すなわち、厚さ150μmまたはそれ以下のリードフレ
ームのタブにスリットを形成し、厚さ200μmないし
350μmのペレットを接着剤を介して前記タブ上に接
合し、前記リードフレームと前記ペレットとを結線する
ワイヤを、その高さが200μmまたはそれ以下となる
ようにボンディングした後、それらを厚さ1mまたはそ
れ以下の樹脂でモールドする半導体装置の%!造方法に
よれば、厚さI m+aまたはそれ以下の超薄形LSI
バッケージを歩留りよく製造することができる。That is, a slit is formed in a tab of a lead frame with a thickness of 150 μm or less, a pellet with a thickness of 200 μm to 350 μm is bonded to the tab via an adhesive, and a wire is used to connect the lead frame and the pellet. % of semiconductor devices that are bonded to a height of 200 μm or less and then molded with resin to a thickness of 1 m or less! According to the manufacturing method, an ultra-thin LSI with a thickness of I m+a or less
Packages can be manufactured with high yield.
また、厚さI mmまたはそれ以下のパッケージに封止
された、厚さ150μmまたはそれ以下のタブにスリッ
トを形成し、厚さ200μmないし350μmのペレッ
トを接着剤を介して前記タブ上に接合し、インナリード
と前記ペレットとを結線するワイヤの高さを200μm
またはそれ以下にし、前記ペレットの上方におけるパッ
ケージの厚さと、前記タブの下方におけるパッケージの
厚さとの差を50μm以下にした半導体装置によれば、
厚さluまたはそれ以下の超薄形LSIパッケージの信
頼性を向上させることができる。Alternatively, a slit is formed in a tab with a thickness of 150 μm or less sealed in a package with a thickness of I mm or less, and a pellet with a thickness of 200 μm to 350 μm is bonded onto the tab via an adhesive. , the height of the wire connecting the inner lead and the pellet is 200 μm.
According to a semiconductor device in which the difference between the thickness of the package above the pellet and the thickness of the package below the tab is 50 μm or less,
The reliability of an ultra-thin LSI package with a thickness of lu or less can be improved.
さらに、厚さ200μmないし350μmの半導体ウェ
ハを用いることにより、上記した効果を得ることができ
る。Furthermore, the above effects can be obtained by using a semiconductor wafer with a thickness of 200 μm to 350 μm.
第1図は、本発明の一実施例である半導体装置の要部断
面図、
第2図は、この半導体装置に用いるリードフレームの要
部平面図、
第3図(a)〜ら)は、この半導体装置の製造方法を示
すリードフレームの要部断面図、
第4図(a)〜(C)は、同じくこの半導体装置の製造
方法を示す金型の要部断面図である。
1 ・ ・ ・パッケージ、2・ ・ ・リード、3・
・・半導体ペレット、4・・・ポリイミド樹脂、5接
着剤、6・・・タブ、7・・・スリット、8・・・ワイ
ヤ、9・・・リードフレーム、IO・・・ダム、11・
・・タブ吊りリード、12・・・外枠部、13・・・内
枠部、14・・・ガイド孔、15・・・金型、15a・
・・上型、15b・・・下型、16・・・キャビティ、
17・・・樹脂、18・・・ポット、19・・・プラン
ジャー 20・・・ランナー 21・・・ケート。
代理人 弁理士 筒 井 大 和FIG. 1 is a sectional view of a main part of a semiconductor device that is an embodiment of the present invention, FIG. 2 is a plan view of a main part of a lead frame used in this semiconductor device, and FIGS. FIGS. 4(a) to 4(C) are sectional views of main parts of a lead frame showing a method of manufacturing this semiconductor device, and FIGS. 4A to 4C are sectional views of main parts of a mold also showing a method of manufacturing this semiconductor device. 1. .Package, 2. .Lead, 3.
... Semiconductor pellet, 4... Polyimide resin, 5 Adhesive, 6... Tab, 7... Slit, 8... Wire, 9... Lead frame, IO... Dam, 11...
...Tab hanging lead, 12...Outer frame part, 13...Inner frame part, 14...Guide hole, 15...Mold, 15a...
... Upper mold, 15b... Lower mold, 16... Cavity,
17...Resin, 18...Pot, 19...Plunger 20...Runner 21...Kate. Agent Patent Attorney Daiwa Tsutsui
Claims (1)
タブにスリットを形成し、厚さ200μmないし350
μmの半導体ペレットを接着剤を介して前記タブ上に接
合し、前記リードフレームと前記半導体ペレットとを結
線するワイヤを、その高さが200μmまたはそれ以下
となるようにボンディングした後、それらを厚さ1mm
またはそれ以下の樹脂でモールドすることを特徴とする
半導体装置の製造方法。 2、厚さ1mmまたはそれ以下のパッケージを備え、前
記パッケージに封止された、厚さ150μmまたはそれ
以下のタブにスリットが形成され、厚さ200μmない
し350μmの半導体ペレットが接着剤を介して前記タ
ブ上に接合され、リードと前記半導体ペレットとを結線
するワイヤの高さが200μmまたはそれ以下であり、
前記半導体ペレットの上方におけるパッケージの厚さと
、前記タブの下方におけるパッケージの厚さとの差が5
0μ以下であることを特徴とする請求項1記載の半導体
装置の製造方法により得られる半導体装置。 3、厚さが200μmないし350μmであることを特
徴とする請求項1記載の半導体装置の製造方法に用いる
半導体ウェハ。[Claims] 1. A slit is formed in the tab of a lead frame having a thickness of 150 μm or less, and the thickness is 200 μm to 350 μm.
A μm semiconductor pellet is bonded onto the tab via an adhesive, and a wire connecting the lead frame and the semiconductor pellet is bonded to a height of 200 μm or less. 1mm
Or a method of producing a semiconductor device that is characterized by molding with a resin below. 2. A package with a thickness of 1 mm or less is provided, a slit is formed in a tab with a thickness of 150 μm or less sealed in the package, and a semiconductor pellet with a thickness of 200 μm to 350 μm is inserted into the package through an adhesive. The height of the wire bonded on the tab and connecting the lead and the semiconductor pellet is 200 μm or less,
The difference between the thickness of the package above the semiconductor pellet and the thickness of the package below the tab is 5.
2. A semiconductor device obtained by the method for manufacturing a semiconductor device according to claim 1, wherein the thickness is 0 μ or less. 3. A semiconductor wafer used in the method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor wafer has a thickness of 200 μm to 350 μm.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236155A JP2873009B2 (en) | 1988-09-20 | 1988-09-20 | Semiconductor device and manufacturing method thereof |
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JPH0283961A true JPH0283961A (en) | 1990-03-26 |
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