JP3251436B2 - Lead frame, semiconductor device, and method of manufacturing semiconductor device - Google Patents

Lead frame, semiconductor device, and method of manufacturing semiconductor device

Info

Publication number
JP3251436B2
JP3251436B2 JP20635294A JP20635294A JP3251436B2 JP 3251436 B2 JP3251436 B2 JP 3251436B2 JP 20635294 A JP20635294 A JP 20635294A JP 20635294 A JP20635294 A JP 20635294A JP 3251436 B2 JP3251436 B2 JP 3251436B2
Authority
JP
Japan
Prior art keywords
semiconductor device
chip
resin
semiconductor chip
island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20635294A
Other languages
Japanese (ja)
Other versions
JPH0870086A (en
Inventor
博通 鈴木
孝夫 吉村
祐二郎 梶原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=16521897&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3251436(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP20635294A priority Critical patent/JP3251436B2/en
Publication of JPH0870086A publication Critical patent/JPH0870086A/en
Application granted granted Critical
Publication of JP3251436B2 publication Critical patent/JP3251436B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Abstract

PURPOSE: To prevent generation of voids due to chip shift at the time of resin injection and generation of chip cracks at the time of reflow in a resin sealed semiconductor device. CONSTITUTION: Each of the island parts 3 is fixed at the corner part of a chip. Thereby the chip can be stably held at the center of a cavity when a force in the up-and-down direction is applied by the flow of resin at the time of molding. The rear of the chip except the corner parts of the chip is made to practically stick to the resin on the whole surface.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、樹脂封止型半導体装
置、特にQFP等の面実装型の樹脂封止型半導体装置に
関し、リフロー半田工程時のパッケージクラック及びレ
ジン注入時のボイド発生を防止し、好適な樹脂封止型半
導体装置を得ることのできるリードフレーム及びそれを
用いた半導体装置とその製法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resin-sealed semiconductor device, and more particularly to a surface-mounted resin-sealed semiconductor device such as a QFP, which prevents package cracks during reflow soldering and voids during resin injection. The present invention also relates to a lead frame capable of obtaining a suitable resin-encapsulated semiconductor device, a semiconductor device using the same, and a method of manufacturing the same.

【0002】[0002]

【従来の技術】半導体チップ(以下、チップと称する)
をリードフレームの中央部に設けたタブに搭載し、チッ
プとリードとをワイヤボンディングにより電気的に接続
した後にレジンで封止する樹脂封止型半導体装置、特に
QFP等の面実装型の樹脂封止型半導体装置において、
リフロー半田工程時に発生するパッケージクラックが問
題となっている。
2. Description of the Related Art Semiconductor chips (hereinafter referred to as chips)
Is mounted on a tab provided at the center of the lead frame, and the chip and the lead are electrically connected by wire bonding and then sealed with a resin. In particular, a surface mount type resin seal such as QFP is used. In semiconductor devices that are not fixed,
There is a problem of package cracks generated during the reflow soldering process.

【0003】これは、リフロー半田工程時の高温に起因
する内部応力によって、接着性の低いレジンとタブとの
界面に剥離が生じ、そこに水蒸気圧が作用しておこる現
象である。
[0003] This is a phenomenon in which an internal stress caused by a high temperature in a reflow soldering process causes peeling at an interface between a resin having low adhesiveness and a tab, and a steam pressure acts on the interface.

【0004】この剥離を防止する方法として、レジンは
タブ(金属)よりもチップ(シリコン)との接着性が高
いことを利用して、タブに貫通孔を設けることが、香山
・成瀬監修「VLSIパッケージング技術(下)」(日
経BP社、1993年出版)の第126頁に記載されて
いる。
[0004] As a method of preventing this peeling, a through hole is provided in the tab by utilizing the fact that resin has higher adhesiveness to the chip (silicon) than the tab (metal). Packaging Technology (Bottom) "(Nikkei BP, 1993), page 126.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、最近の
半導体装置のレジンに対するチップの占有率の増加、及
びパッケージの薄型化にともない、前述した方法ではパ
ッケージクラックの発生を十分に防止することが困難に
なりつつある。そこで本発明者は、チップを搭載するタ
ブの外形寸法をチップの外形寸法よりも小さくし、この
小さなタブによりチップの中心部を支持する、いわゆる
小タブ構造のリードフレームを特願平5-65784号におい
て提案している。
However, with the recent increase in the occupancy of the chip in the resin of the semiconductor device and the reduction in the thickness of the package, it is difficult to sufficiently prevent the occurrence of package cracks by the above-mentioned method. It is becoming. Therefore, the present inventor has proposed a lead frame having a so-called small tab structure in which the outer dimensions of the tab for mounting the chip are made smaller than the outer dimensions of the chip, and the center of the chip is supported by the small tab. No. is proposed.

【0006】上記小タブ構造のリードフレームは、タブ
の外形寸法を小さくして、この小さなタブによりチップ
の中心部を接着することにより、チップの周辺部におけ
るレジンとチップ裏面との接触面積を大きくして、密着
性を向上させることにより、界面剥離を防止して、パッ
ケージクラックを抑制しようとするものである。
In the lead frame having the small tab structure, the outer dimensions of the tab are reduced, and the central portion of the chip is adhered to the small tab, thereby increasing the contact area between the resin and the back surface of the chip at the peripheral portion of the chip. Then, by improving the adhesion, it is intended to prevent interfacial peeling and suppress package cracks.

【0007】しかし、この構造では、チップはその中心
部のみでリードフレームのタブに接着することになるた
め、モールド工程におけるレジン注入時にレジン流動に
よりチップに上下方向の力が生じると、タブ吊りリード
が上方にたわみやすい。すると、チップがモールド金型
の中心からずれ、チップの上側と下側とで溶融レジンの
流速が異なってくるため、ボイドが発生しやすくなると
いう不都合が生じる。このことは、特にパッケージの厚
さが2mm以下の、いわゆる薄型パッケージで問題にな
る。
However, in this structure, the chip adheres to the tab of the lead frame only at the center thereof. Therefore, if a vertical force is applied to the chip due to resin flow during resin injection in the molding process, the tab suspension lead. Is easy to bend upward. Then, the chip is displaced from the center of the mold, and the flow rate of the molten resin is different between the upper side and the lower side of the chip, so that there is a disadvantage that voids are easily generated. This is a problem particularly in a so-called thin package having a package thickness of 2 mm or less.

【0008】また、チップの中心部でチップをタブに固
定しようとすると、接着強度の点からタブはある程度の
面積を有する必要があり、この方法では上述したパッケ
ージクラックの防止が完全に行なわれているとはいえな
い。
In order to fix the chip to the tab at the center of the chip, the tab needs to have a certain area from the viewpoint of adhesive strength. In this method, the package crack described above is completely prevented. I can't say that.

【0009】本発明の目的は、レジン注入時のチップず
れによる、ボイドの発生を防止することができ、かつ、
リフロー時のパッケージクラックを防止することができ
る技術を提供することにある。
An object of the present invention is to prevent the occurrence of voids due to chip displacement during resin injection, and
An object of the present invention is to provide a technique capable of preventing a package crack during reflow.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するため
に、本願において開示される発明の概要を簡単に説明す
れば、次の通りである。
Means for Solving the Problems In order to achieve the above object, the outline of the invention disclosed in the present application will be briefly described as follows.

【0011】すなわち、矩形状の枠と、四角形の半導体
チップを固定する複数のアイランド部の各々から前記枠
の隅部に向かって延在する複数の支持リード部と、前記
複数のアイランド部を一平面上に保持する連結部と、前
記複数の支持リード部の間において、前記枠部から延在
する複数のリードとを有し、前記複数のアイランド部の
各々は、前記半導体チップの四隅部のうち、前記枠の一
隅部に設けられるレジン注入ゲート部に最も近い隅部及
びそれと対角する隅部で前記半導体チップの中心からの
距離と、前記半導体チップの角からの距離が4対1にな
るような位置またはそれよりも外側において前記半導体
チップを固定することを特徴とする半導体装置とその製
法である。
That is, a rectangular frame, a plurality of support leads extending from each of a plurality of islands for fixing a quadrangular semiconductor chip toward a corner of the frame, and the plurality of islands are combined. A connecting portion to be held on a plane, and a plurality of leads extending from the frame portion between the plurality of support lead portions, wherein each of the plurality of island portions has a four corners of the semiconductor chip; Among them, the distance from the center of the semiconductor chip and the distance from the corner of the semiconductor chip at the corner closest to the resin injection gate provided at one corner of the frame and the corner opposite thereto are 4: 1. A semiconductor device and a method of manufacturing the semiconductor device, wherein the semiconductor chip is fixed at a position or outside thereof.

【0012】上記した半導体装置において、チップはそ
の四隅部のうち、レジン注入ゲート部に最も近い隅部及
びそれと対角する隅部でアイランド部に固定されている
ので、レジン注入時にレジン流動によりチップに上下方
向の力が生じても、支持リードが上方にたわみチップが
モールド部の中心からずれる、といった不都合が生じな
い。よって、ボイドが発生するのを防止すことができ
る。
In the above-described semiconductor device, the chip is fixed to the island at the corner closest to the resin injection gate and at the corner opposite thereto, of the four corners. However, even if a vertical force is generated, the inconvenience that the support lead is bent upward and the chip is displaced from the center of the molded portion does not occur. Therefore, generation of voids can be prevented.

【0013】それと同時に、チップ裏面はその隅部のみ
でアイランド部に接着されており、隅部以外においては
実質的に全面がレジンと密着することになるので、リフ
ロー時の剥離を抑制することができ、パッケージクラッ
ク耐性を向上させることができる。
At the same time, the back surface of the chip is adhered to the island only at the corners, and substantially the entire surface is in close contact with the resin except at the corners, so that peeling during reflow is suppressed. As a result, the package crack resistance can be improved.

【0014】更に、連結部を設けたことで、アイランド
部がほぼ一平面上に保持され、チップとアイランド部を
接着するためのダイボンディング接着が全てのアイラン
ド部で確実に行われるようになるので、チップをリード
フレーム上に安定に支持することができる。
Further, the provision of the connecting portion allows the island portion to be held substantially on one plane, and the die bonding for bonding the chip and the island portion to be performed reliably in all the island portions. The chip can be stably supported on the lead frame.

【0015】[0015]

【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below with reference to the drawings.

【0016】[実施例1]図1は、本発明の実施例1の
樹脂封止型半導体装置に用いるリードフレームの構成を
示した平面図である。図2(a)は、本実施例の半導体
装置の製造工程を説明する断面図であり、図2(b)
は、本実施例の半導体装置のモールド工程を説明する断
面図である。図3(a)は、本実施例の半導体装置の平
面図であり、図3(b)は、図3(a)の半導体装置の
アイランド部3を含む面での断面図である。
[First Embodiment] FIG. 1 is a plan view showing the structure of a lead frame used in a resin-sealed semiconductor device according to a first embodiment of the present invention. FIG. 2A is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to the present embodiment, and FIG.
FIG. 3 is a cross-sectional view illustrating a molding step of the semiconductor device of the present example. FIG. 3A is a plan view of the semiconductor device of the present embodiment, and FIG. 3B is a cross-sectional view of the semiconductor device of FIG.

【0017】図1において、リードフレーム1の中央部
の点線枠2’は四角形のチップが搭載される領域を示し
たものである。
In FIG. 1, a dotted frame 2 'at the center of the lead frame 1 indicates a region where a rectangular chip is mounted.

【0018】リードフレーム1のアイランド部3は、チ
ップをリードフレーム上に固定する部分であって、チッ
プ搭載位置2’の隅部の4点に位置する。チップは4個
のアイランド部3のみによって、リードフレーム1上に
固定される。
The island portions 3 of the lead frame 1 are portions for fixing the chip on the lead frame, and are located at four corners of the chip mounting position 2 '. The chip is fixed on the lead frame 1 only by the four island portions 3.

【0019】リードフレーム1の支持リード部4は、上
記アイランド部3を所定の位置に支持するものであり、
各支持リード部4は、上記各アイランド部3からリード
フレーム1の四隅部の各々に延在している。
The support lead portion 4 of the lead frame 1 supports the island portion 3 at a predetermined position.
Each support lead 4 extends from each of the islands 3 to each of the four corners of the lead frame 1.

【0020】リードフレーム1の連結部6は、4個のア
イランド部3のうち互いに対角に位置するアイランド部
同志を連結し、チップ搭載位置2’の中心で交わる十字
形をなしている。連結部6を設けることによって、4個
のアイランド部3は、一平面上に保持される。なお、パ
ッケージクラックを防止するためには、チップの裏面と
レジンとの接着面積を大きくするのが有効であるため、
連結部6の幅は細く形成することが好ましい。本実施例
では、支持リード部4の幅と等しくしている。
The connecting portion 6 of the lead frame 1 connects the diagonal island portions of the four island portions 3 with each other, and forms a cross shape intersecting at the center of the chip mounting position 2 '. By providing the connecting portion 6, the four island portions 3 are held on one plane. In order to prevent package cracks, it is effective to increase the bonding area between the back surface of the chip and the resin.
It is preferable that the width of the connecting portion 6 is formed thin. In the present embodiment, the width is equal to the width of the support lead portion 4.

【0021】上記アイランド部3、支持リード部4及び
連結部6は、一体となって対角線状に形成される。
The above-mentioned island portion 3, support lead portion 4 and connecting portion 6 are integrally formed diagonally.

【0022】各支持リード部4の間には、リードフレー
ム1の周辺部からチップ搭載位置2’に向かって延在す
る、電気的接続のための複数のリード7が配置されてい
る。また、リード7及び支持リード部4を連結すると共
に、モールド工程においてレジンを注入する際にレジン
が流出するのを防止するダムバー8がリードフレーム1
の周辺部に枠状に形成されている。なお、リード7の、
ダムバー8より外側は、レジン封止した後にモールド部
の外部に露出し、半導体装置の外部端子となる部分であ
る。
A plurality of leads 7 for electrical connection are provided between the support leads 4 and extend from the periphery of the lead frame 1 toward the chip mounting position 2 '. Further, a dam bar 8 for connecting the lead 7 and the support lead portion 4 and preventing the resin from flowing out when the resin is injected in the molding process is provided on the lead frame 1.
Is formed in the shape of a frame at the periphery. In addition, of the lead 7,
The portion outside the dam bar 8 is a portion that is exposed to the outside of the mold portion after resin sealing and serves as an external terminal of the semiconductor device.

【0023】ゲート部14’は、モールド工程において
レジンが注入されるゲートの位置とレジンの注入方向を
示している。
The gate portion 14 'indicates the position of the gate into which the resin is injected in the molding process and the direction of the resin injection.

【0024】図示はしないが、リードフレームは、上述
の各部により構成される単位のリードフレーム1を一方
向に複数個連結した構造になっている。そのため、リー
ドフレームの最外周部には、各単位のリードフレームを
複数連結している外枠9及び各単位のリードフレームの
相互間を分離するように形成されている内枠10が設け
られており、外枠9と内枠10が一体となって矩形状の
枠を形成している。また、外枠9の一部には、リードフ
レームをモールド金型に位置決めする際のガイドとなる
ガイド孔11が設けられている。
Although not shown, the lead frame has a structure in which a plurality of lead frames 1 each of which is constituted by the above-described components are connected in one direction. Therefore, an outer frame 9 connecting a plurality of lead frames of each unit and an inner frame 10 formed so as to separate the lead frames of each unit from each other are provided at the outermost peripheral portion of the lead frame. The outer frame 9 and the inner frame 10 are integrally formed to form a rectangular frame. Further, a guide hole 11 serving as a guide when positioning the lead frame on the mold is provided in a part of the outer frame 9.

【0025】上記リードフレーム1は厚さ0.1〜0.
2mm程度の42アロイや銅等の導電材料を用いて、打
ち抜き等の手段により成型される。例えば搭載するチッ
プの一辺が9mmで、パッケージの外寸の一辺が28m
m場合、アイランド部3は、幅0.5〜1.5mm、長
さ2mm程度、支持リード部4及び連結部6は幅0.2
5mm程度に形成する。
The lead frame 1 has a thickness of 0.1-0.
Using a conductive material such as 42 alloy or copper of about 2 mm, it is molded by means such as punching. For example, one side of the chip to be mounted is 9 mm, and the outer side of the package is 28 m
m, the island part 3 has a width of 0.5 to 1.5 mm and a length of about 2 mm, and the support lead part 4 and the connecting part 6 have a width of 0.2.
It is formed to about 5 mm.

【0026】アイランド部3は、チップの中心からの距
離と、チップの角からの距離が約4:1になるような位
置、またはそれよりも外側においてチップと接着される
ことが好ましい。換言すれば、上記約4:1の位置より
も外側にアイランド部3が位置すればよいので、1つの
リードフレームを外形寸法の異なる複数の品種のチップ
に併用することができる。よって、外形寸法の異なる複
数のチップごとにリードフレームを標準化することがで
きるので、その製造コストが低減され、半導体装置を安
価に提供することができる。
It is preferable that the island portion 3 is bonded to the chip at a position where the distance from the center of the chip and the distance from the corner of the chip are about 4: 1 or outside thereof. In other words, since the island portion 3 only needs to be located outside the above approximately 4: 1 position, one lead frame can be used for a plurality of types of chips having different external dimensions. Therefore, since the lead frame can be standardized for each of a plurality of chips having different external dimensions, the manufacturing cost can be reduced, and the semiconductor device can be provided at low cost.

【0027】なお、アイランド部3の大きさは、チップ
2とリードフレーム1を固定するのに必要な接着強度を
満たすものであればよく、形もダイボンド接着剤塗布に
好都合なものであれば良い。
The size of the island portion 3 may be any size as long as it satisfies the adhesive strength required for fixing the chip 2 and the lead frame 1, and the shape may be any shape as long as it is suitable for die-bonding adhesive application. .

【0028】次に、上述した図1のリードフレームを用
いて、図3に示す本実施例の半導体装置を製造する方法
を説明する。図2(a)、(b)は、製造工程を説明す
る断面図であり、図1におけるリードフレーム1の、ゲ
ート部14’を含む対角線における断面を示している。
Next, a method of manufacturing the semiconductor device of this embodiment shown in FIG. 3 using the above-described lead frame of FIG. 1 will be described. 2A and 2B are cross-sectional views for explaining a manufacturing process, and show cross-sections of the lead frame 1 in FIG. 1 taken along a diagonal line including the gate portion 14 '.

【0029】まず、リードフレーム1の支持リード部4
に対してダウンセット加工を施す。ダウンセット加工
は、プレス型を使って、図2(a)に示すように、支持
リード部4の中途部を下方に折り曲げることにより、水
平方向から見たアイランド部3の位置をリード7よりも
低くする作業である。このダウンセット加工は、特にレ
ジンモールド部の厚さが2mm以下のいわゆる薄型の面
実装型パッケージに適用する場合に有効である。尚、ダ
ウンセット加工の具体的な方法については、特開平2−
83961号公報に詳細に説明されている。
First, the support lead portion 4 of the lead frame 1
Is subjected to downset processing. As shown in FIG. 2A, the downset processing is performed by bending a middle portion of the support lead portion 4 downward by using a press die, so that the position of the island portion 3 viewed from the horizontal direction is higher than that of the lead 7. It is a work to lower. This downset processing is particularly effective when applied to a so-called thin surface mount type package having a resin mold portion having a thickness of 2 mm or less. The specific method of downset processing is described in
This is described in detail in US Pat.

【0030】次に、リードフレーム1にチップ2を搭載
する、ダイボンディング工程に移る。まず、アイランド
部3にダイボンド接着剤5を塗布する。ダイボンド接着
剤5としては、エポキシ樹脂やポリイミド樹脂等を用い
る。次に、ダイボンド接着剤5を塗布したアイランド部
3上にチップの隅部が位置するようにチップ2を位置決
めし、加熱によってダイボンド接着剤5を硬化すること
によってダイボンディング工程を完了する。なお、従来
のいわゆるタブの上にチップの裏面全面を接着する場合
に比べ、チップの隅部において面積の小さなアイランド
部3のみで接着するので、少量のダイボンド接着剤で必
要な接着強度を得ることができ、製造コスト低減をする
ことができる。
Next, the process proceeds to a die bonding step of mounting the chip 2 on the lead frame 1. First, a die bond adhesive 5 is applied to the island portion 3. As the die bond adhesive 5, an epoxy resin, a polyimide resin, or the like is used. Next, the chip 2 is positioned such that the corners of the chip are located on the island portions 3 to which the die bond adhesive 5 has been applied, and the die bond step is completed by curing the die bond adhesive 5 by heating. In addition, compared with the conventional case where the entire back surface of the chip is bonded on a so-called tab, the bonding is performed only at the island portion 3 having a small area at the corner of the chip, so that the required bonding strength can be obtained with a small amount of die bonding adhesive. And the manufacturing cost can be reduced.

【0031】次に、チップ2の一主面、すなわちチップ
2の2つの主面のうち半導体素子が形成される面の周辺
部に設けられたボンディングパッドとリード7の内端部
との間をAuワイヤ12でボンディングして、チップ2
とリード7との間を電気的に接続する。
Next, one main surface of the chip 2, that is, a bonding pad provided on the periphery of the surface on which the semiconductor element is formed of the two main surfaces of the chip 2 and the inner end of the lead 7 are connected. Chip 2 is bonded by Au wire 12
And the leads 7 are electrically connected.

【0032】次に、モールド工程に移る。図2(b)に
示すように、上記ワイヤボンディング工程まで完了した
リードフレームをモールド金型の上型13aと下型13
bに挟んで装着し、ゲート14からキャビティー15内
にレジン16、例えばエポキシ樹脂等を注入して、モー
ルド部を成型する。ゲート14は、下型13b側、すな
わちリードフレーム1より下の位置に設けられている。
上述したようにリードフレーム1にダウンセット加工を
施したことにより、チップ2をキャビティー15の中心
に位置させ、チップの一主面側のモールド部の厚さと、
他の主面側のモールド部厚さを等しくすることができ
る。すなわち、図2(b)に示すh1とh2とを等しくす
ることによって、チップ2の上面側と下面側でのレジン
の流動速度が等しくすることができ、ボイドの発生を抑
制することができる。更に、チップ2の隅部でチップ2
とアイランド部3を接着しているので、レジン16の流
動によりチップ2に上下方向の力が生じても、チップ2
をキャビティー15の中心に安定に保つことができ、レ
ジン注入が完了するまで継続的に上述のボイドの発生を
抑制することができる。なお、リードフレーム1にダウ
ンセット加工を施さない場合は、ボイドの発生を抑制す
るために、図2(b)に示すh1・h2に相当する値の
うち小さい値を有する側にゲート14を設けることが好
ましい。
Next, the process proceeds to a molding step. As shown in FIG. 2B, the lead frame, which has been completed up to the wire bonding step, is connected to the upper mold 13a and the lower mold 13 of the mold.
Then, a resin 16, for example, an epoxy resin or the like is injected from the gate 14 into the cavity 15 to form a molded portion. The gate 14 is provided on the lower mold 13 b side, that is, at a position below the lead frame 1.
By performing the downset processing on the lead frame 1 as described above, the chip 2 is positioned at the center of the cavity 15, and the thickness of the mold portion on one main surface side of the chip,
The thickness of the mold portion on the other main surface side can be made equal. That is, by equalizing h1 and h2 shown in FIG. 2B, the resin flow speed on the upper surface side and the lower surface side of the chip 2 can be equalized, and the generation of voids can be suppressed. Further, at the corner of chip 2, chip 2
And the island portion 3 are bonded to each other, so that even if a vertical force is applied to the chip 2 due to the flow of the resin 16, the chip 2
Can be stably maintained at the center of the cavity 15, and the above-mentioned voids can be continuously suppressed until the resin injection is completed. When the lead frame 1 is not subjected to the downset processing, the gate 14 is provided on the side having the smaller value among the values corresponding to h1 and h2 shown in FIG. 2B in order to suppress the generation of voids. Is preferred.

【0033】次に、リードフレーム1の不要箇所、すな
わちモールド部の外部に露出したダムバー8、外枠9及
び内枠10などをプレスで切断除去し、最後にモールド
部の外部に露出したリード7を所定の形状に成型するこ
とにより、図3(a)、(b)に示すような樹脂封止型
半導体装置が完成する。なお、図3(a)においては、
本実施例の半導体装置の内部構造を明らかにするため、
二点鎖線によりモールド部をその外形線だけで示してい
る。
Next, unnecessary portions of the lead frame 1, that is, the dam bar 8, the outer frame 9 and the inner frame 10 exposed to the outside of the molded portion are cut and removed by a press, and finally, the leads 7 exposed to the outside of the molded portion are removed. Is molded into a predetermined shape, whereby a resin-sealed semiconductor device as shown in FIGS. 3A and 3B is completed. In FIG. 3A,
In order to clarify the internal structure of the semiconductor device of this embodiment,
The mold portion is indicated only by its outline by a two-dot chain line.

【0034】本実施例の半導体装置は、図3(b)に示
すように、チップ裏面はその隅部のみでアイランド部に
接着されている。したがって、チップ裏面の隅部以外の
部分は、細い連結部6が存在する部分を除くチップ裏面
においてレジン16と密着している。すなわち、チップ
の隅部以外においてはチップ裏面は実質的に全面がレジ
ン16と密着することになるので、リフロー時の界面剥
離を抑制することができ、パッケージクラック耐性を向
上させることができる。
In the semiconductor device of this embodiment, as shown in FIG. 3B, the back surface of the chip is bonded to the island portion only at the corner. Therefore, portions other than the corners of the chip back surface are in close contact with the resin 16 on the chip back surface except for the portion where the thin connecting portion 6 exists. That is, the entire back surface of the chip except for the corners of the chip is substantially in close contact with the resin 16, so that interface separation during reflow can be suppressed and package crack resistance can be improved.

【0035】[実施例2]図4は、本発明の実施例2の
樹脂封止型半導体装置に用いるリードフレームの構成を
示した平面図である。
[Embodiment 2] FIG. 4 is a plan view showing a configuration of a lead frame used in a resin-sealed semiconductor device according to Embodiment 2 of the present invention.

【0036】リードフレーム1の構成は、図4に示すよ
うに、アイランド部3が2個しか設けられていない点が
実施例1と異なっており、他の部分については図1で説
明した実施例1と同様である。2個のアイランド部のう
ちの1個はゲート部14’に最も近いチップ搭載位置
2’の隅部に存在し、他の1個はそれと対角する位置の
隅部に存在する。よって、残りの2つの隅部にはアイラ
ンド部は存在しない。そのため、チップ搭載位置2’の
中心で交わる十字形の連結部6は、上記2個のアイラン
ド部を連結すると共に、アイランド部の存在しない隅部
においては、上記枠の2つの隅部に延在し、前記アイラ
ンド部3、支持リード部4及び連結部6は一体となって
対角線状に形成されている。
The structure of the lead frame 1 is different from that of the first embodiment in that only two islands 3 are provided as shown in FIG. 4, and the other parts are the same as those of the embodiment described in FIG. Same as 1. One of the two island portions is located at the corner of the chip mounting position 2 'closest to the gate portion 14', and the other is located at the corner diagonally opposite thereto. Therefore, there are no island portions in the remaining two corners. Therefore, the cross-shaped connecting portion 6 that intersects at the center of the chip mounting position 2 ′ connects the two island portions and extends to the two corner portions of the frame at the corner where the island portion does not exist. The island portion 3, the support lead portion 4, and the connecting portion 6 are integrally formed diagonally.

【0037】本実施例のリードフレームを用いた場合に
おいても、実施例1と同様の製造工程により本実施例の
半導体装置を得ることができる。
Even when the lead frame of this embodiment is used, the semiconductor device of this embodiment can be obtained by the same manufacturing steps as in the first embodiment.

【0038】本実施例によれば、アイランド部3を2個
しか設けていないが、その位置が、レジン注入時のレジ
ンの流動によって生じる力の影響を強く受ける点である
ため、実施例1とほぼ同等のボイド防止効果を得ること
ができる。また、実施例1に比べてアイランド部の数が
少なくなり、レジンとチップ裏面との接着面積がより大
きくなっているため、実施例1よりも優れたパッケージ
クラック防止効果を得ることができる。
According to the present embodiment, only two island portions 3 are provided. However, since the position is strongly influenced by the force generated by the flow of the resin when the resin is injected, the two island portions 3 are different from those of the first embodiment. Substantially the same void prevention effect can be obtained. Further, the number of island portions is smaller than that of the first embodiment, and the bonding area between the resin and the back surface of the chip is larger, so that a package crack prevention effect superior to that of the first embodiment can be obtained.

【0039】[実施例3]図5は、本発明の実施例3の
樹脂封止型半導体装置に用いるリードフレームの構成を
示した平面図である。
Third Embodiment FIG. 5 is a plan view showing a configuration of a lead frame used for a resin-sealed semiconductor device according to a third embodiment of the present invention.

【0040】上記2つの実施例のリードフレーム1は、
十字形の連結部6を設けていたが、本実施例のリードフ
レーム1では、支持リード部4を互いに連結するよう
に、チップ搭載位置2’の周辺に帯状の絶縁性フィルム
17を有することを特徴とする。絶縁性フィルム17
は、支持リード部4を連結すると共に複数のリード7を
も連結するように形成することにより、リード7のバラ
ツキ防止も兼ねることができる。
The lead frame 1 of the above two embodiments is
Although the cross-shaped connecting portion 6 is provided, the lead frame 1 of this embodiment has a band-shaped insulating film 17 around the chip mounting position 2 'so as to connect the supporting lead portions 4 to each other. Features. Insulating film 17
By connecting the support leads 4 and also connecting the plurality of leads 7, the leads 7 can also serve to prevent variations in the leads 7.

【0041】絶縁性フィルム17は、例えば幅1.5m
m程度、厚さ0.05mm程度のポリイミド樹脂から成
るフィルムの片面にアクリル樹脂系の接着剤を厚さ0.
02mm程度塗布した構成する。
The insulating film 17 has a width of, for example, 1.5 m.
An acrylic resin-based adhesive is applied to one side of a polyimide resin film having a thickness of about 0.05 m and a thickness of about 0.05 mm.
It is configured to apply about 02 mm.

【0042】本実施例のリードフレームを用いた場合に
おいても、実施例1と同様の製造工程により本実施例の
半導体装置を得ることができる。ただし、上記したよう
に、絶縁フィルム17がリード7のバラツキ防止を兼ね
るためには、ダウンセット加工は、絶縁性フィルム17
よりもチップ側の部分において支持リード部4を下方に
折り曲げる必要がある。
Even when the lead frame of this embodiment is used, the semiconductor device of this embodiment can be obtained by the same manufacturing steps as in the first embodiment. However, as described above, in order for the insulating film 17 to also serve to prevent the leads 7 from varying, the downset processing is performed on the insulating film 17.
It is necessary to bend the support lead portion 4 downward on the chip side.

【0043】本実施例によれば、実施例1の十字形の連
結部6が存在しないため、更にレジンとチップ裏面の接
着面積がより大きくなり、実施例1よりも優れたパッケ
ージクラック防止の効果を得ることができる。
According to the present embodiment, since the cross-shaped connecting portion 6 of the first embodiment does not exist, the bonding area between the resin and the back surface of the chip is further increased. Can be obtained.

【0044】以上、本発明を実施例に基づき具体的に説
明したが、本発明は前記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることはいうまでもない。
As described above, the present invention has been specifically described based on the embodiments. However, the present invention is not limited to the above-described embodiments, and it is needless to say that various modifications can be made without departing from the gist of the present invention. Absent.

【0045】例えば、連結部6の形状は実施例に限定さ
れるものではなく、チップ隅部に位置する前記アイラン
ド部を一平面上に保持し、チップを安定に支持すること
ができる構造であり、かつチップの隅部以外においては
チップ裏面が実質的に全面がレジンと密着するような構
造であればどのようなものでも良い。よって、例えば実
施例1の場合、連結部6は十字形に限定されるものでは
なく、4個の前記アイランド部のうち隣合ったアイラン
ド部同志を連結し、チップ搭載位置2’の周辺部に沿っ
て四角形の枠をなしているような構造でもよい。
For example, the shape of the connecting portion 6 is not limited to the embodiment, but has a structure in which the island portion located at the corner of the chip can be held on one plane and the chip can be stably supported. Any structure other than the corners of the chip may be used as long as the back surface of the chip is substantially entirely in contact with the resin. Therefore, for example, in the case of the first embodiment, the connecting portion 6 is not limited to the cross shape, but connects adjacent ones of the four island portions to each other and forms a peripheral portion of the chip mounting position 2 ′. The structure which forms a square frame along may be sufficient.

【0046】[0046]

【発明の効果】本発明によれば、リフロー時のパッケー
ジクラック及びレジン注入時のボイドの発生を防止し、
好適な樹脂封止型半導体装置を得ることができるリード
フレーム及びそれを用いた樹脂封止型半導体装置とその
製法を提供することができる。
According to the present invention, the occurrence of package cracks during reflow and voids during resin injection is prevented.
A lead frame capable of obtaining a suitable resin-encapsulated semiconductor device, a resin-encapsulated semiconductor device using the same, and a method for manufacturing the same can be provided.

【0047】更に、本発明によれば、チップ隅部に位置
する前記アイランド部が一平面上に保持され、チップが
安定に支持されるようなリードフレーム及びそれを用い
た樹脂封止型半導体装置とその製法を提供することがで
きる。
Further, according to the present invention, the island portion located at the corner of the chip is held on one plane and the chip is stably supported, and the resin-encapsulated semiconductor device using the lead frame. And its manufacturing method can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例であるリードフレームの平面
図である。
FIG. 1 is a plan view of a lead frame according to an embodiment of the present invention.

【図2】(a)本発明の一実施例である半導体装置の製造
工程を説明する断面図である。 (b)本発明の一実施例である半導体装置のモールド工程
を説明する断面図である。
FIG. 2A is a cross-sectional view for explaining a manufacturing step of the semiconductor device according to one embodiment of the present invention; FIG. 4B is a cross-sectional view illustrating a molding step of the semiconductor device according to the embodiment of the present invention.

【図3】(a)本発明の一実施例である半導体装置の平面
図である。 (b)本発明の一実施例である半導体装置の断面図であ
る。
FIG. 3A is a plan view of a semiconductor device according to an embodiment of the present invention. FIG. 2B is a cross-sectional view of the semiconductor device according to one embodiment of the present invention.

【図4】本発明の他の実施例であるリードフレームの平
面図である。
FIG. 4 is a plan view of a lead frame according to another embodiment of the present invention.

【図5】本発明の他の実施例であるリードフレームの平
面図である。
FIG. 5 is a plan view of a lead frame according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1…リードフレーム,2…半導体チップ,2’…半導体
チップ搭載位置,3…アイランド部,4…支持リード
部,5…ダイボンド接着剤,6…連結部,7…リード,
8…ダムバー,9…外枠,10…内枠,11…ガイド
孔,12…ボンディングワイヤ,13a…モールド金型
の上型,13b…モールド金型の下型,14…ゲート,
14’…ゲート部,15…キャビティー,16…レジ
ン,17…絶縁性フィルム
DESCRIPTION OF SYMBOLS 1 ... Lead frame, 2 ... Semiconductor chip, 2 '... Semiconductor chip mounting position, 3 ... Island part, 4 ... Support lead part, 5 ... Die bond adhesive, 6 ... Connecting part, 7 ... Lead,
8 dam bar, 9 outer frame, 10 inner frame, 11 guide hole, 12 bonding wire, 13a upper mold, 13b lower mold, 14 gate
14 ': gate portion, 15: cavity, 16: resin, 17: insulating film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 孝夫 北海道亀田郡七飯町字中島145番地 日 立北海セミコンダクタ株式会社内 (72)発明者 梶原 祐二郎 東京都小平市上水本町5丁目22番1号 株式会社 日立マイコンシステム内 (56)参考文献 特開 平6−216303(JP,A) 特開 平6−132442(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 23/50 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Takao Yoshimura 145 Nakajima, Nanae-cho, Kameda-gun, Hokkaido Inside Nippon Hokkai Semiconductor Co., Ltd. (56) References JP-A-6-216303 (JP, A) JP-A-6-132442 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 23/50

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】一主面に半導体素子とボンディングパッド
とが形成された四角形の半導体チップと、 前記半導体チップを他の主面で固定する複数のアイラン
ド部と、 前記複数のアイランド部の各々から外方に向かって延在
する複数の支持リード部と、 前記複数のアイランド部を一平面上に保持する連結部
と、 前記複数の支持リード部の間において、その一端が前記
半導体チップの周辺に位置し、他端が外方に向かって延
在する複数のリードと、 前記リードの一端と、前記ボンディングパッドとを電気
的に接続するワイヤと、少なくとも前記半導体チップ、
前記リードの一端、前記ワイヤ、前記アイランド部、前
記支持リード部及び前記連結部をレジンで封止する封止
部とを有し、 前記複数のアイランド部の各々は、前記半導体チップの
四隅部のうち、レジン注入ゲート部に最も近い隅部及び
それと対角する隅部で前記半導体チップの中心からの距
離と、前記半導体チップの角からの距離が4対1になる
ような位置またはそれよりも外側において前記半導体チ
ップを固定し、 前記半導体チップの他の主面は前記半導体チップを固定
する位置以外においては実質的に全面が前記レジンと密
着することを特徴とする半導体装置。
A square semiconductor chip having a semiconductor element and a bonding pad formed on one main surface; a plurality of island portions for fixing the semiconductor chip on another main surface; and a plurality of island portions. A plurality of support leads extending outward, a connecting part for holding the plurality of islands on one plane, and one end between the plurality of support leads near the semiconductor chip. A plurality of leads, the other ends of which extend outward, wires that electrically connect one end of the leads and the bonding pad, and at least the semiconductor chip;
One end of the lead, the wire, the island portion, the support lead portion and a sealing portion that seals the connecting portion with a resin, each of the plurality of island portions, the four corners of the semiconductor chip Of these, the corners closest to the resin injection gate and the corners opposite to the resin injection gate have distances from the center of the semiconductor chip.
And the distance from the corner of the semiconductor chip is 4: 1
The semiconductor chip is fixed at such a position or outside thereof, and the other main surface of the semiconductor chip fixes the semiconductor chip.
A semiconductor device, wherein substantially the entire surface is in close contact with the resin except at positions where the resin is formed.
【請求項2】前記複数のアイランド部は2個のアイラン
ド部であって、 前記連結部は、前記2個のアイランド部同士を連結する
と共に前記半導体チップの2つの隅部に延在し、前記ア
イランド部、前記支持リード部及び前記連結部は一体と
なって対角線状に形成される ことを特徴とする請求項1
記載の半導体装置。
2. The method according to claim 1, wherein the plurality of islands include two islands.
A connection part connecting the two island parts to each other.
Along with two corners of the semiconductor chip.
The land portion, the support lead portion, and the connection portion are integrally formed.
2. The semiconductor device according to claim 1, which is formed diagonally.
13. The semiconductor device according to claim 1.
【請求項3】前記複数のアイランド部は4個のアイラン
ド部であって、その各々は、前記半導体チップをその四
隅部において固定し、 前記連結部は、前記4個のアイランド部同士を連結し、
前記アイランド部、前記 支持リード部及び前記連結部は
一体となって形成されることを特徴とする請求項1記載
の半導体装置。
3. The method according to claim 1, wherein the plurality of islands include four islands.
Each of which is provided with the semiconductor chip.
Fixed at a corner portion, the connecting portion connects the four island portions to each other,
The island portion, the support lead portion, and the connecting portion
2. The semiconductor device according to claim 1 , wherein the semiconductor device is formed integrally .
【請求項4】前記連結部は前記4個のアイランド部同士
を十字形に連結し、前記アイランド部、前記支持リード
部及び前記連結部は一体となって対角線状に形成される
ことを特徴とする請求項3記載の半導体装置。
4. The connecting portion is connected to the four island portions.
Are connected in a cross shape, and the island portion and the support lead
Part and the connecting part are integrally formed diagonally.
4. The semiconductor device according to claim 3, wherein:
【請求項5】前記連結部の幅は前記支持リード部の幅と
等しいことを特徴とする請求項2、3または4のいずれ
かに記載の半導体装置。
5. The width of the connecting part is equal to the width of the supporting lead part.
5. The method according to claim 2, wherein the values are equal.
13. A semiconductor device according to claim 1.
【請求項6】前記複数のアイランド部は4個のアイラン
ド部であって、その各々は、前記半導体装置チップをそ
の四隅部において固定し、 前記連結部は帯状の絶縁性のフィルムからなり、前記複
数の支持リード部同士を連結するように前記支持リード
部上に設けられていることを特徴とする請求項1記載
半導体装置。
6. A plurality of islands each including four islands.
And each of them includes the semiconductor device chip.
At the four corners, and the connecting portion is made of a strip-shaped insulating film.
Number of support leads so as to connect the support leads to each other
2. The semiconductor device according to claim 1 , wherein the semiconductor device is provided on a part .
【請求項7】前記連結部は前記複数の支持リード部同士
を連結すると共に前記複数のリード同士をも連結するこ
とを特徴とする請求項6記載の半導体装置。
7. The connecting portion is connected to the plurality of supporting lead portions.
And connecting the plurality of leads to each other.
7. The semiconductor device according to claim 6 , wherein:
JP20635294A 1994-08-31 1994-08-31 Lead frame, semiconductor device, and method of manufacturing semiconductor device Expired - Fee Related JP3251436B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20635294A JP3251436B2 (en) 1994-08-31 1994-08-31 Lead frame, semiconductor device, and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20635294A JP3251436B2 (en) 1994-08-31 1994-08-31 Lead frame, semiconductor device, and method of manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH0870086A JPH0870086A (en) 1996-03-12
JP3251436B2 true JP3251436B2 (en) 2002-01-28

Family

ID=16521897

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20635294A Expired - Fee Related JP3251436B2 (en) 1994-08-31 1994-08-31 Lead frame, semiconductor device, and method of manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP3251436B2 (en)

Also Published As

Publication number Publication date
JPH0870086A (en) 1996-03-12

Similar Documents

Publication Publication Date Title
JP2891607B2 (en) Method for manufacturing semiconductor integrated circuit device
JP4388586B2 (en) Semiconductor device
JP2972096B2 (en) Resin-sealed semiconductor device
JPH0878605A (en) Lead frame and semiconductor integrated circuit device utilizing the same
JP2586835B2 (en) Semiconductor integrated circuit
JPH07161876A (en) Semiconductor integrated circuit device and its manufacture, and mold used for its manufacture
JPH11260990A (en) Lead frame, resin-sealed semiconductor device and its manufacture
JP3251436B2 (en) Lead frame, semiconductor device, and method of manufacturing semiconductor device
JP2555428B2 (en) Lead frame and method of manufacturing semiconductor device using the same
JP3424184B2 (en) Resin-sealed semiconductor device
JP3229816B2 (en) Method for manufacturing resin-encapsulated semiconductor device
JP2001267484A (en) Semiconductor device and manufacturing method thereof
JP3218816B2 (en) Semiconductor device
JP4764608B2 (en) Semiconductor device
JPH08162596A (en) Lead frame and semiconductor device
JP2771475B2 (en) Semiconductor device
JPH0837265A (en) Manufacture of resin-sealed type semiconductor device
JPH07193183A (en) Resin-sealed semiconductor device and manufacture thereof
JPH08107163A (en) Semiconductor device and manufacture thereof
JPH0837273A (en) Lead frame and resin-sealed semiconductor device equipped therewith

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20011016

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071116

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081116

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081116

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091116

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101116

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111116

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111116

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111116

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111116

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121116

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees