JPH0281250A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 処ｌ！［！装置と一又は複数の入出力装置とがｔｔ通バ
バスより接続されている情報処理装置に関し、バス獲得
機能がなく処理装置からの指示によってのみ動作する一
又は複数のスレーブ専用入出力装置へのアクセスを高速
に短時間で行なうことを可能とすることを目的とし、 処理装置と、一又は複数の入出力装置とが共通バスによ
り接続されている情報処理装置において、バス獲得機能
がなく処理装置からの指示によってのみ動作する一又は
複数のスレーブ専用入出力装置と、スレーブ専用入出力
装置と処理装置とを接続する専用バスとを備え、処理装
置は外部アクセス要求に応じて共通バスへのアクセスと
専用バスへのアクセスとを識別する識別手段を有し、該
識別手段の識別結果に基づいたアクセスを行なうよう構
成する。

〔産業上の利用分野〕

本発明は情報処理装置、特に処理装置と一又は複数の入
出力装置が共通バスにより接続されている情報処ＴｊＰ
装置に関する。

〔従来の技術〕

第５図は、従来の情報処理装置の一例を示す。

同図中、処理装置５１．直接メモリアクセス制御装ｆｌ
　（ＤＭＡＣ）５２．主記憶ｖｔ＠５３．ｔ＜ス獲得機
能を有しバスマスタとなる一又は複数の入出力制御装置
５４１〜５４？１．バス獲ｍｖａ能を有さず処理装置５
１からの指示によってのみ動作する一又は複数のスレー
ブ専用入出力制御ｌ装置５５１〜５５□及びバス調停回
路５６は夫々共通バス５７により接続されている。又、
図示は省略するが、入出力１Ｉｌｌｌｌ装置５４１〜５
４１には入出力装置が、スレーブ専用入出力制御装置５
５１〜５５Ｔｎにはスレーブ専用入出力装置が夫々接続
されている。

共通バス５７には接続されている装置のうちスレーブ専
用入出力制御装Ｗ１５５１〜５５ｗ＋以外の装置が共通
バス５゛７を介してデータ転送を行なう場合、その装置
は先ず共通バス５７を占有するための共通バス使用権を
獲得する必要がある。この様なバス獲得は、バス要求信
号を出力してからバス調停回路５６より許可・信号が得
られるまでは実現されない。このため、優先順位の低い
装置は優先順位の高い装置による共通バス５７占有状態
が終了するまで許可信号を得ることができないので、当
然のことながらバス獲得に時間がかかる。

近年になって、上記の如き構成の情報処理装置における
共通バス５７へのアクセスが非常に頻繁に行なわれるよ
うになって来た。これは、主に直接メモリアクセス（Ｄ
ＭＡ）を行なう入出力装置の動作速度が高速化されたこ
とによる。この結果、処理装置５１によりスレーブ専用
入出力装置へのアクセスが非常に頻繁に行なわれるよう
になった。

しかし、共通バス５７へのアクセスが頻繁に行なわれる
ことにより、処理装置５１及び共通バス５７の負荷が共
に増大している。これは、高速の入出力装置への追従が
できなくなることによる情報処理装置の性能の低下をも
たらしている。

他方、共通バス５７には多くの装置が接続されているた
め、その配線長が長く、情報処理装置の規格は細線によ
る信号の遅れ等を考慮したものである。このため、情報
処理装置の高速化には限界がある。

〔発明が解決しようとする課題〕

従って、従来の情報処理装置では、処理装置及び共通バ
スの負荷が大きいために、スレーブ専用入出力装置への
アクセスを高速に行なうことができず、アクセスに時間
がかかるという問題が生じていた。

本発明は、バス獲得機能がなく処理装置からの指示によ
ってのみ動作する一又は複数のスレーブ専用入出力装置
へのアクセスを高速に短時間で行なうことのできる情報
処理装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理説明図である。同図中、１は処
理装置、２１〜２ＴＩは一又は複数の入出力装置であり
、これらは共通バス３により接続されている。４宜〜４
ｍはバスＭ得機能がなく処理装置１からの指示によって
のみ動作づる一又は複数のスレーブ専用入出力装置であ
り、５はスレーブ専用入出力装置４１〜４ｍと処理装置
１とを接続する専用バスである。

（作用） 処理装置１は外部アクセス要求に応じて共通バス３への
アクセスと専用バス５へのアクセスとを識別する識別手
段１Ａを有し、識別手段１Ａの識別結果に基づいたアク
セスが行なわれる。

従って、専用バスのアクセスに対してはバスの占有制御
が不要となり、共通バスに接続される装置数は専用バス
に接続されるスレーブ専用入出力装置の分だけ減少する
ので配線長を短く設定し得、一又は複数のスレーブ専用
入出力装置へのアクセスを高速に短時間で行なうことが
可能となる。

（実施例） 第２図は、本発明の一実施例を示す。同図中、１１は処
理装置、１２はＤＭＡＣ１１３は主２装置、１４１〜１
４ηは一又は複数の入出力Ｉｌｌ　ＩＩＩ装置、１８は
バス調停回路であり、これらは共通バス１９により接続
されている。入出力装’ＩＩ　１４　Ｉ〜１４Ｔ＋には
入出力装置１５１〜１５ηが接続されている。１６１〜
１６ｍはスレーブ専用入出力制御装置であり、専用バス
２０を介して処理装置１１に接続されると共に、専用バ
ス２０及びＤＭＡ制御インタフェース２１を介してＤＭ
ＡＣＩ２に接続されている。スレーブ専用入出力制＠　
１６゜〜１６ｍにはスレーブの用入出力装置１７１〜１
７ｙｎが接続されている。

共通バス１９に接続されている装置よりデータ転送要求
が発生すると、第３図に示すタイム、チャートに従って
バス要求信号ＢＲＱ・をオンにする。

バス調停回路１８は、オンとなっているバス要求信号Ｂ
ＲＱ、のうち優先順位の最も高い装置に対して対応する
許可信号ＢＧ、をオンとする。オンのバス要求信号ＢＲ
Ｑ、を発生している装置は、その装置に割当てられた許
可信号ＢＧ、がオンの状態で共通バスの使用中を示す使
用中（ビジィ）信号ＢＳＹがオフとなると、バス要求信
号ＢＲＱ　ｉをオフとして使用中信号ＢＳＹをオンとす
ることによりデータ転送シーケンスを開始する。なお、
第３図には、アドレスストローブＡＳ、アドレスＡＤＲ
，データＤＡＴＡ及び転送応答ＡＣＫも上記信号ＢＲＱ
、、ＢＧ、及びＢＳＹとｌ３２１達させて示しである。

第３図に示す要求プロトコルは、共通バス１９に接続さ
れている装置による１回のデータ転送シーケンス毎に必
ず必要となる。

処理装置１１の一実施例を第４図に示す。同図中、３１
は主処理ユニット（ＭＰｔＪ）、３２は比較回路、３３
は専用バスアドレス空間レジスタ、３４は専用バスアク
セス制御部、３５はインバータ、３６は共通バスアクセ
ス制御部、３８はＭＰＵアドレスバス、３９はＭＰＵデ
ータバスである。

アクセス制御部３７は、比較回路３２と、レジスタ３３
と、インバータ３５と、アクセス制御部３４．３６とか
らなる。

ＭＰＵ３１は、外部要求が発生するとそのアドレスをＭ
ＰＵアドレスバス３８を介してアクセス制御部３７内の
比較回路３２に供給する。専用バスアドレス空間レジス
タ３３は、専用バス２０に割当てられたアドレス空間を
格納しており、比較回路３２はＭＰＵ３１からのアドレ
スとの用バスアドレス空間レジスタ３３内のアドレス空
間とを比較する。比較の結果ＭＰＵ３１からのアドレス
が専用バスアドレス空間レジスタ３３内のアドレス空間
内であると、比較回路３２は専用パスアクセスυＪ′Ｐ
ＩＪ部３４に対して専用バス２０の駆動を指示する。他
方、ＭＰＬＪ３１からのアドレスが専用バスアドレス空
間レジスタ３３内のアドレス空間外であれば、比較回路
３２はインバータ３５を介して共通バスアクセス制御部
３６に対して共１通バス１９の駆動を指示する。共通バ
ス１９を駆動した場合の動作は先に説明した通りである
。

本実施例では、専用バス２０の獲得のタイミングを特に
規定していないが、−例として第３図中信号ＢＲＱ・、
ＢＧ、及びＢＳＹによる要求プロトコルの全くない、よ
り高速なサイクルが実現可能である。

又、本実施例では単一の専用バスアドレス空間レジスタ
３３を用いたが、専用バス２０に接続されたアクセスの
対象となる各装置毎にレジスタを設けても良いことは言
うまでもない。更に、専用バスアドレス空間レジスタ３
３の代わりに共通バスアドレス空間レジスタを用いても
良い。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

（発明の効果） 本発明によれば、スレーブ専用入出力装置を共通バスと
は異なる専用バスを介して処理装置に接続しているので
、処理装置はアドレス空間を意識するだけでバス要求サ
イクルが不要な専用バスをアクセスすることができ、ア
クセス時間の短縮により処理装置の負荷を軽減でき、バ
スの分離により共通バスの負荷を軽減でき、一又は複数
のスレーブ専用の入出力装置へのアクセスを高速に短時
間で行なうことができるので、実用的には極めて有用で
ある。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示すブロック図、第３図は
共通バスの獲得を説明するためのタイミングチャート、 第４図は処理装置の一実施例を示すブロック図、第５図
は従来装置の一例を示すブロック図である。 第１図〜第４図において、 １は処理装置、 ２１〜２１は入出力装置、 ３は共通バス、 ４１〜４ｍはスレー７専用入出力装置、５は専用バス、 １１は処理装置、 １２はＤＭＡＣ。 １３は主記憶装置、 １４１〜１４Ｔｌは入出力制御Ｉ装置、１５１〜１５？
ｌは入出力装置、 １６＋〜１６ｍはスレーブ専用入出力制陣装置、１７１
〜１７Ｔｎはスレー１専用入出力装置、１８はバス調停
回路、 １９は共通バス、 ２０は専用バス、 ２１はＤＭＡ制御インタフェース、 ３１はＭＰＵ。 ３２は比較回路、 ３３は専用バスアドレス空間レジスタ、３４は専用バス
アクセス制御部、 ３５はインバータ、 ３６は共通バスアクセス制御部、 ３７はアクセス８１１１１１部、 ３８はＭＰＵアドレスバス、 ３９はＭ　Ｐ　Ｕデータバス を示す。 特許出願人　富　士　通　株式会社 本発明の原理説明図 第１図 処理装置の一実施例を示すブロック図 第４図 従来装置の一例を示すブロック図 第５図

Claims (2)

【特許請求の範囲】
1. （１）処理装置（１）と、一又は複数の入出力装置（２
   ＿１〜２＿ｎ）とが共通バス（３）により接続されてい
   る情報処理装置において、 バス獲得機能がなく該処理装置（１）からの指示によつ
   てのみ動作する一又は複数のスレーブ専用入出力装置（
   ４＿１〜４＿ｍ）と、 該一又は複数のスレーブ専用入出力装置と該処理装置と
   を接続する専用バス（５）とを備え、該処理装置（１）
   は外部アクセス要求に応じて該共通バス（３）へのアク
   セスと該専用バス（５）へのアクセスとを識別する識別
   手段（１Ａ）を有し、該識別手段の識別結果に基づいた
   アクセスを行なうことを特徴とする情報処理装置。
2. （２）前記識別手段（１Ａ）は前記外部アクセス要求の
   アドレスと前記共通バス（３）又は前記専用バス（５）
   のアドレス空間とを比較することにより前記識別結果を
   得ることを特徴とする請求項１記載の情報処理装置。