JPH0278242A - 半導体集積回路における配線寿命予知回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路における配線寿命予知回路に関
し、例えばエレクトロマイグレーションによる断線の予
知に適用して有効な技術に関するものである。

〔従来技術〕

半導体集積回路はその集積度増大のために微細化される
傾向にあり、それに従ってアルミニウムなどの配線幅も
細くなる。配線幅が細くなるとこれに応じて電流密度が
大きくなるため、配線にエレクトロマイグレーションに
よる断線が起こりやすくなる。耐エレクトロマイグレー
ション性能を上げるにはタングステンなどの高融点金属
をアルミニウム配線と供に用いたり、配線の凹凸をなる
べく少なくするような技術を採用することができるが、
斯る技術だけではそのようなエレクトマイグレーション
を完全になくすことは難しく、経時な配線の粒界破壊な
どによる不所望な断線の虞は皆無ではない。

一方、半導体集積回路を用いたコンピュータシステムの
ような各種システムは現在様々な分野で利用され、その
ようなシステムへの依存度も高くなっている。

尚、エレクトマイグレーションについて記載された文献
の例としては昭和５９年１１月３０日オーム社発行のｒ
ＬＳＩハンドブックＪ　Ｐ２９１がある。

〔発明が解決しようとする課題〕

ところで、半導体集積回路を用いたコンピュータシステ
ムなどに対する社会の依存度が高い今日、そのようなシ
ステムの破壊は社会に重大な影響を及ぼす。システムの
不所望な破壊原因は種々あるが、エレクトロマイグレー
ションに起因する配線の断線も考慮すべき１つの原因と
される。しかしながら、エレクトロマイグレーションに
よる断線を半導体集積回路のプロセス的な技術で完全に
無くすことを充分に保証することができない現状におい
ては、コンピュータシステムなどがエレク１へロマイグ
レーションによって不所望に破壊する虞を解消すること
ができな。

本発明の目的は、半導体集積回路における配線の不所望
な断線による事故を未然に防止することができる配線寿
命予知回路を提供しようとするものである。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路に含まれる正規配線の耐マイ
グレーション性能よりも劣る被検配線を備え、当該被検
配線の断線を検出して出力を変化させる検出回路によっ
て半導体集積回路における配線寿命予知回路を構成する
ものである。

半導体集積回路に含まれる正規配線に対する被検配線の
耐マイグレーション性能の設定を容易化するには、上記
被検配線を半導体集積回路に含まれる正規配線と同じ材
料で構成することが望ましい。

さらに、寿命検知の信頼性を上げるには、検出回路に差
動増幅回路を用い、双方の入力端子に、被検配線を含む
抵抗分圧回路の出力ノードを結合し、夫々の抵抗分圧回
路に含まれる被検配線の一方又は双方が切断したときに
上記差動増幅回路の出力が変化されるような構成を採用
することができる。

〔作　用〕

上記した手段によれば、半導体集積回路に含まれる正規
配線の耐マイグレーション性能よりも劣る被検配線の断
線によって検出回路の出力が変化されることに基づき、
正規配線のマイグレーションによる断線の近い状態が判
別可能になり、これによって、半導体集積回路における
配線の不所望な断線による事故を未然に防止することを
達成するものである。

〔実施例〕

第１図には本発明に係る半導体集積回路における配線寿
命予知回路の一実施例回路図が示される。

同図に示される配線寿命予知回路は、プロセッサやマイ
クロコンピュータといった各種半導体集積回路の基板上
に独立の回路ブロックとして形成される。

第１図に示される配線寿命予知回路は、特に制限されな
いが、ＥＣＬゲートアレー回路で構成された半導体集積
回路１０に適用される。

第１図において１は第１被検配線、２は第２被検配線で
ある。第１及び第２被検配、＃１，２は、半導体集積回
路１０に含まれる正規配線の耐エレクトロマイグレーシ
ョン性能よりも劣るように例えばその幅が正規配線より
も狭く設定されている。

被検配線１，２の耐エレクトロマイグレーション性能は
、例えば、半導体集積回路１０内の正規配線の耐エレク
トロマイグレーション設計基準よりも５０％〜３０％低
く設定されている。また、第１及び第２被検配線１，２
は、半導体集積回路１０に含まれる正規配線と同じ材料
で構成することができ、例えば半導体集積回路１０内の
正規配線がアルミニウムで形成されている場合には第１
及び第２被検配線１，２もアルミニウムで形成されてい
る。尚、第１及び第２被検配線１，２相互間の耐エレク
トロマイグレーション性能は同一にすることもできるし
相違させておくこともできる。

また、半導体集積回路１０に形成された正規配線の構成
材料が２種類に亘ときには夫々の材料に対応して第１及
び第２被検配線１，２を相互に異なる材料で形成するこ
とができる。

上記第１被検配線１は、夫々電源端子Ｖｃｃ。

ｖｅｅに結合された抵抗Ｒ１，Ｒ２に直列接続されて第
１抵抗分圧回路３を構成する。この第１抵抗分圧回路３
において、第１被検配線１と抵抗Ｒ１との結合ノードに
対応する位置の第１出力ノードＮ１は、特に制限されな
いが、第１被検配線１の非切断時には電源端子Ｖｃ　ｃ
、Ｖｅ　ｅ間の概ね中間レベルを採るようになっており
、第１被検配線１の断線時には電源端子Ｖｃｃレベルに
相当するようなハイレベルにされるようになっている。

上記第２被検配線２は、夫々の電源端子Ｖｃ　ｃ。

Ｖｅｅに結合された抵抗Ｒ３，Ｒ４に直列接続されて第
２抵抗分圧回路４を構成する。この第２抵抗分圧回路４
において、第２被検配線２と抵抗Ｒ４との結合ノードに
対応する位置の第２出力ノードＮ２は、特に制限されな
いが、第２被検配線２の非切断時には電源端子Ｖｃｃ、
Ｖｅｅ間の概ね中間レベルを採るようになっており、第
２被検配線２の断線時には電源端子Ｖｅｅレベルに相当
するようなローレベルにされるようになっている。

第１図において５は被検配線１，２の断線に基づいて出
力を反転させる検出回路である。この検出回路５は、特
に制限されないが、ＥＣＬゲートアレー回路に適用され
る本実施例の性質上、バイポーラトランジスタによって
構成された差動増幅回路６と、出力回路としてのエミッ
タフォロア回路７によって構成される。

上記差動増幅回路６は、特に制限されないが。

１対のｎｐｎ型入力トランジスタＱｌ、Ｑ２を備え、そ
れら入力トランジスタＱｌ、Ｑ２の共通接続エミッタ電
極は抵抗Ｒ５を介して電源端子Ｖｅｅに結合され、一方
の入力トランジスタＱ１のコレクタ電極は電源端子Ｖｃ
ｃに、そして他方の入力トランジスタＱ２のコレクタ電
極は抵抗Ｒ６を介して電源端子Ｖｃｃに結合される。一
方の入力トランジスタＱ１のベース電極には上記第１出
力ノードＮ１が結合され、他方の入力トランジスタＱ２
のベース電極には上記第２出力ノードＮ２が結合される
。

上記エミッタフォロア回路７は、特に制限されないが、
電源端子Ｖｃｃ、Ｖｅｅの間にｎｐｎ型増幅トランジス
タＱ３と抵抗Ｒ７とを直列接続して構成される。増幅ト
ランジスタＱ３のベース電極は、入力トランジスタＱ２
のコレクタ電極と抵抗Ｒ６との結合ノード即ち差動増幅
回路６の出力端子に結合される。エミッタフォロア回路
７の出力端子は増幅トランジスタＱ３のエミッタ電極と
抵抗Ｒ７との結合ノードとされ、当該ノードは、特に制
限されないが、半導体集積回路１０における１つの外部
端子Ｐｉに結合される。

次に上記実施例の動作を説明する。

第１及び第２被検配線１，２が非切断状態にあるとき、
１対の入力トランジスタＱｌ、Ｑ２のベース電極には電
源端子Ｖｃｃ、Ｖｅｅの間の中間レベルが夫々与えられ
る。このときの差動増幅回路６の出力電圧即ち増幅トラ
ンジスタＱ３のペース電極電圧は、入力トランジスタＱ
ｌ、Ｑ２のオン抵抗と抵抗Ｒ５，Ｒ６の抵抗値とによっ
て決定され、この電圧レベルは増幅トランジスタＱ３を
実質的にオフ状態にするレベルとされる。したがって、
第１及び第２被検配線１，２が断線していないとき、出
力端子Ｐｉは電源端子Ｖｅｅｔ圧に呼応するような比較
的低いローレベルとされる。

一方の第１被検配線１が断線すると、入力トランジスタ
Ｑ１のオン抵抗が小さくされる結果、差動増幅回路６の
出力電圧レベルが増す。このような出力電圧レベルの上
昇は増幅トランジスタＱ３をターン・オンさせるに足る
レベルとされ、これによって、外部端子Ｐｉは比較的高
いレベルに反転される。

他方の第２被検配線２が断線したときには、入力トラン
ジスタＱ２のオン抵抗が増大される結果、同様に差動増
幅回路６の出力電圧レベルが増す。

このような出力電圧レベルの上昇は増幅トランジスタＱ
３をターン・オンさせるに足るレベルとされ、これによ
って、外部端子Ｐｉは比較的高いレベルに反転される。

双方の被検配線１，２が断線したときにも増幅トランジ
スタＱ３がターン・オンして上記同様外部端子Ｐｉは高
いレベルにされる。

外部端子Ｐｉのローレベルからハイレベルへの変化は半
導体集積回路１−０における正規配線の断線が間近いこ
とを知らせるための警報として当該半導体集積回路１０
の外部で利用される。

特に、検出回路５の回路特性によっては、双方の被検配
線１，２が断線したときの出力端子Ｐｉの電圧レベルを
一方の被検配線が断線したときに較べて相対的に高くす
ることができる。したがって被検配線１，２に設定され
る耐エレクトロマイグレーション性能を相違させておけ
ば、相前後して被検配線１，２が断線することに呼応し
て外部端子Ｐｉをローレベルから２段階のレベルをもっ
てハイレベルに変化させることができ、これによって２
段階の警報を発生させることができるようになる。

上記実施例によれば以下の作用効果がある。

（１）半導体集積回路１０の外部における図示しない適
宜の回路が外部端子ｐｉのローレベルからハイレベルへ
の変化を検出することにより、被検配線１．２の断線を
半導体集積回路１０の外部で知ることができる。被検配
線１，２の耐エレクトロマイグレーション性能は半導体
集積回路１０の正規配線のそれよりも低く設定されてい
るため、半導体集積回路１０の正規配線がエレクトロマ
イグレーションにより断線する前に当該正規配線の断線
が間近いことを認識可能になる。したがって、半導体集
積回路１０における正規配線の不所望な断線による事故
を未然に防止することができる。

（２）第１及び第２被検配線１，２を半導体集積回路１
０の正規配線材料と同じ材料で構成することにより、半
導体集積回路１０に含まれる正規配線に対する被検配線
１，２の耐エレクトロマイグレーション性能の設定が容
易になり、しかもこの点において配線寿命予知の信頼性
を向上させることができる。

（３）検出回路５に差動増幅回路６を用い、一方の入力
トランジスタＱ１には被検配線１を含む第１抵抗分圧回
路３の出力ノードＮ１を結合し、他方の入力トランジス
タＱ２には被検配線２を含む第２抵抗分圧回路４の出力
ノードＮ２を結合し、夫々の抵抗分圧回路３，４に含ま
れる被検配線１゜２の内の何れか一方が断線しても、ま
た双方が断線しても、外部端子Ｐｉは比較的高いレベル
に変化される。したがって、１対の被検配線１，２の白
河れか一方にエレクトロマイグレーションによる断線不
良を生じても、他方の被検配線が断線されれば、半導体
集積回路１０の正規配線の寿命が間近いことを報するこ
とができるようになるため、この点において正規配線に
対する寿命予知の信頼性を高めることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが１本発明はそれに限定されるもので
はなくその要旨を逸脱しない範囲において種々変更する
ことができる。

例えば上記実施例では検出回路５を差動増幅回路６とエ
ミッタフォロア回路７により構成し、その差動増幅回路
６の入力端子に被検配線を含む抵抗分圧回路３，４の出
力ノードＮｌ、Ｎ２を結合して正規配線寿命予知回路を
構成したが、本発明はそれに限定されるものではなく、
検出回路の構成や検出回路に対する被検配線の結合構成
は適宜変更することができる。また、差動増幅回路には
カレントミラー負荷のような能動負荷を含めることがで
きる。

また、上記実施例では検出回路の出力を外部端子Ｐｉを
介して直接外部に出力する構成としたが、その他の入出
力回路を介在させて外部に出力するようにしてもよい。

また、上記実施例ではエレクトロマイグレーションを専
ら考慮して被検配線を構成したが、このとき、ストレス
マイグレーションをも考慮して被検配線の幅などを決め
るようにしてもよい。

以上の説明では本発明者によってなされた発明を主とし
てその背景となった利用分野であるＥＣＬゲートアレー
回路に適用した場合について説明したが、本発明はそれ
に限定されるものではなく、ＴＴＬ回路さらにはＭＯ８
回路など各種半導体集積回路に広く適用することができ
る。本発明は少なくとも正規配線にマイグレーションに
よる断線の虞がある条件のものに適用することができる
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路に含まれる正規配線の耐マイ
グレーション性能よりも劣る被検配線を含め、その被検
配線の断線を検出することにより、半導体集積回路内正
規配線の寿命を予知することができるから、半導体集積
回路内正規配線の不所望な断線による事故を未然に防止
することができるという効果がある。

また、被検配線を半導体集積回路内正規配線の材料と同
じ材料で構成することにより、正規配線に対する被検配
線の耐マイグレーション性能の設定を容易化することが
できる。

そして、夫々被検配線を含み被検配線の断線時における
出力が相反される１対の抵抗分圧回路を、差動増幅回路
の入力端子に個別的に結合して配線寿命予知回路を構成
することにより、一方の被検配線に断線不良を生じても
他方の被検配線が断線されれば被検配線の断線状態を外
部に報することができるから、正規配線寿命の予知に対
する信頼性を高めることができる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路における配線寿命
予知回路の一実施例回路図である。 １・・・第１被検配線、２・・・第２被検配線、３・・
・第１抵抗分圧回路、４・・・第２抵抗分圧回路、５・
・・検出回路、６・・・差動増幅回路、７・・・エミッ
タフォロア回路、１０・・・半導体集積回路、Ｑｌ、Ｑ
２・・・入力トランジスタ、Ｑ３・・・増幅トランジス
タ。 第　　１　　図 ７１ミーノクプｒロブ＠語

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路に含まれる正規配線の耐マイグレー
   ション性能よりも劣る被検配線を備え、当該被検配線の
   断線を検出して出力を変化させる検出回路を、半導体集
   積回路に内蔵して成る半導体集積回路における配線寿命
   予知回路。 ２、上記被検配線は、半導体集積回路に含まれる正規配
   線と同じ材料で成るものである請求項１記載の半導体集
   積回路における配線寿命予知回路。 ３、第１被検配線を含み、当該第１被検配線の切断時に
   は比較的高いレベルを採ると供に第１被検配線の非切断
   時には中間レベルを採る第１出力ノードを備えた第１抵
   抗分圧回路と、第２被検配線を含み、当該第２被検配線
   の切断時には比較的低いレベルを採ると供に第２被検配
   線の非切断時には中間レベルを採る第２出力ノードを備
   えた第２抵抗分圧回路とを有し、上記検出回路は差動増
   幅回路を備え、この差動増幅回路の一方の入力端子には
   上記第１出力ノードが結合され、上記差動増幅回路の他
   方の入力端子には上記第２出力ノードが結合された請求
   項１又は請求項２記載の半導体集積回路における配線寿
   命予知回路。