JPH0273432A - 制御部二重化方式 - Google Patents
制御部二重化方式Info
- Publication number
- JPH0273432A JPH0273432A JP63225637A JP22563788A JPH0273432A JP H0273432 A JPH0273432 A JP H0273432A JP 63225637 A JP63225637 A JP 63225637A JP 22563788 A JP22563788 A JP 22563788A JP H0273432 A JPH0273432 A JP H0273432A
- Authority
- JP
- Japan
- Prior art keywords
- control
- circuit
- system control
- signal
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000001514 detection method Methods 0.000 claims description 5
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Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサを内蔵した制御部を有する
装置の制御部の二重化に関する。
装置の制御部の二重化に関する。
従来、制御部の二重化は第２図に示すように通常は片系
のみ動作し、他方の系は電源投入状態で待機しているホ
ットスタンバイ方式がとられている。この方式において
は通常は切替制御回路４による制御によりＯ系制御回路
１又は１系制御回路２のいずれかが動作しており、切替
回路７で動作している方の制御信号を選択している。動
作している方の制御系に障害が発生した場合は、切替制
御回路の制御により他系に切替わる。この時、共通メモ
リ６を介して制御情報が受けつがれ、切替前と連続した
動作が可能となる。
のみ動作し、他方の系は電源投入状態で待機しているホ
ットスタンバイ方式がとられている。この方式において
は通常は切替制御回路４による制御によりＯ系制御回路
１又は１系制御回路２のいずれかが動作しており、切替
回路７で動作している方の制御信号を選択している。動
作している方の制御系に障害が発生した場合は、切替制
御回路の制御により他系に切替わる。この時、共通メモ
リ６を介して制御情報が受けつがれ、切替前と連続した
動作が可能となる。
この従来の方法は、切替時に共通メモリによる制御情報
の受けわたし等の初期化処理があるために、切替時間が
長くなる。また動作している制御部が故障に致ろ過程で
共通メモリの内容を破壊してしまう場合は切替後の動作
が異常となる等の欠点がある。
の受けわたし等の初期化処理があるために、切替時間が
長くなる。また動作している制御部が故障に致ろ過程で
共通メモリの内容を破壊してしまう場合は切替後の動作
が異常となる等の欠点がある。
本発明の目的は、従来の方法の欠点を除去し、切替時間
が短かく切替後の異常動作の可能性をなくすことにある
。
が短かく切替後の異常動作の可能性をなくすことにある
。
本発明は両方の制御部に全く同一の動作をさせることに
よって共通メモリを無くしたことに特徴がある。
よって共通メモリを無くしたことに特徴がある。
本発明の制御部二重化方式は、被制御回路からの状態信
号を受信して制御を行う０系制御部と、前記０系制御部
と同一の機能を有する１系制御部と、前記Ｏ系制御部と
前記１系制御部の動作状態を監視する切替制御回路と、
前記０系制御部からの０系制御信号と前記ｌ系制御部か
らの１系制御信号の両方を受信して前記切替制御回路か
らの制御により、前記０系制御部と前記１系制御部の両
方が正常に動作している場合には０系制御信号と１系制
御信号が一致した場合のみその制御信号を前記被制御回
路に送出し、前記０系制御部又は前記１系制御部のいず
れかが異常の場合は、正常な系の制御信号を選択して前
記被制御回路に送出する機能を有する制御情報検出回路
とから構成される。
号を受信して制御を行う０系制御部と、前記０系制御部
と同一の機能を有する１系制御部と、前記Ｏ系制御部と
前記１系制御部の動作状態を監視する切替制御回路と、
前記０系制御部からの０系制御信号と前記ｌ系制御部か
らの１系制御信号の両方を受信して前記切替制御回路か
らの制御により、前記０系制御部と前記１系制御部の両
方が正常に動作している場合には０系制御信号と１系制
御信号が一致した場合のみその制御信号を前記被制御回
路に送出し、前記０系制御部又は前記１系制御部のいず
れかが異常の場合は、正常な系の制御信号を選択して前
記被制御回路に送出する機能を有する制御情報検出回路
とから構成される。
第１図は本発明の実施例を示すブロック図である。図に
おいて、０系制御部１と１系制御部２は被制御回路５か
らの状態信号１０４を受信して、制御出力としてそれぞ
れ制御信号１０１と制御信号１０２を出力する。通常は
、０系制御部１と１系制御部２の両方が動作状態にある
。切替制御回路４は、０系制御部１と１系制御部２の動
作状態を監視し、その監視結果により制御情報検出回路
３を制御する。制御情報検出回路３は、切替制御回路４
からの制御により、０系制御部１と１系制御部の両方が
正常に動作している場合には、０系制御信号１０１と１
系制御信号が一致した場合のみ、その制御信号を出力す
る。いずれかの制御部が異常の場合には、正常な方の制
御信号を選択して出力する。被制御回路５は、制御情報
検出回路３からの制御信号により制御され、その結果を
状態信号１０４として０系制御部１と１系制御部２０両
方に応答として返す。
おいて、０系制御部１と１系制御部２は被制御回路５か
らの状態信号１０４を受信して、制御出力としてそれぞ
れ制御信号１０１と制御信号１０２を出力する。通常は
、０系制御部１と１系制御部２の両方が動作状態にある
。切替制御回路４は、０系制御部１と１系制御部２の動
作状態を監視し、その監視結果により制御情報検出回路
３を制御する。制御情報検出回路３は、切替制御回路４
からの制御により、０系制御部１と１系制御部の両方が
正常に動作している場合には、０系制御信号１０１と１
系制御信号が一致した場合のみ、その制御信号を出力す
る。いずれかの制御部が異常の場合には、正常な方の制
御信号を選択して出力する。被制御回路５は、制御情報
検出回路３からの制御信号により制御され、その結果を
状態信号１０４として０系制御部１と１系制御部２０両
方に応答として返す。
以上説明したように本発明によれば、両方の制御部が正
常な状態においては両方の制御部の制御状態は一致して
おり、いずれか一方の制御部が異常となった場合は、正
常な方の制御部を選択することにより動作は継続する。
常な状態においては両方の制御部の制御状態は一致して
おり、いずれか一方の制御部が異常となった場合は、正
常な方の制御部を選択することにより動作は継続する。
また、共通メモリにより受けわたしが無いために切替後
の異常動作の可能性は無い。
の異常動作の可能性は無い。
１０１．１０２，１０３・・・・・・制御信号、１０４
＝・・状態信号、１０５，１０６・・・・・・制御部ア
ラーム信号、１０７・・・・・・切替信号。
＝・・状態信号、１０５，１０６・・・・・・制御部ア
ラーム信号、１０７・・・・・・切替信号。
Claims (1)
- 被制御回路からの状態信号を受信して制御を行う０系制
御部と、前記０系制御部と同一の機能を有する１系制御
部と、前記０系制御部と前記１系制御部の動作状態を監
視する切替制御回路と、前記０系制御部からの０系制御
信号と前記１系制御部からの１系制御信号の両方を受信
して前記切替制御回路からの制御により、前記０系制御
部と前記１系制御部の両方が正常に動作している場合に
は０系制御信号と１系制御信号が一致した場合のみその
制御信号を前記被制御回路に送出し、前記０系制御部又
は１系制御部のいずれかが異常の場合には正常な系の制
御信号を選択して前記被制御回路に送出する機能を有す
る制御情報検出回路とから構成されることを特徴とする
制御部二重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225637A JPH0273432A (ja) | 1988-09-09 | 1988-09-09 | 制御部二重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63225637A JPH0273432A (ja) | 1988-09-09 | 1988-09-09 | 制御部二重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273432A true JPH0273432A (ja) | 1990-03-13 |
Family
ID=16832424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63225637A Pending JPH0273432A (ja) | 1988-09-09 | 1988-09-09 | 制御部二重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030059670A (ko) * | 2002-01-04 | 2003-07-10 | 금강와이어메쉬산업 주식회사 | 제방의 돌망태 축조방법 |
-
1988
- 1988-09-09 JP JP63225637A patent/JPH0273432A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030059670A (ko) * | 2002-01-04 | 2003-07-10 | 금강와이어메쉬산업 주식회사 | 제방의 돌망태 축조방법 |
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