JPH0269822A - 浮動小数点演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 音声符号化、画像処理等に使用されるディジタルシグナ
ルプロセッサの各種演算を行う演算回路に関し、 ディジタルシグナルプロセッサ内のデータ語長、内部バ
ス及び内部メモリを少な（し、ディジタルシグナルプロ
セッサの千）、プサイズを小さ（し、消費電力を少なく
することができる浮動小数点演算回路を提供することを
目的とし、 浮動小数点表示により表されるデータの指数部の演算を
行う指数演算部と、仮数部の演算を行う仮数演算部とを
有するディジタルシグナルプロセッサの演算回路におい
て、指数演算部の入力部に、人力データの指数部のビッ
ト長を所定のビット長だけ拡張して出力する又はそのま
ま出力する指数拡張選択手段、指数演算部の出力部に、
指数演算部の出力データのビット長を所定のビット長だ
け縮少して出力する又はそのまま出力する指数縮少選択
手段を設け、仮数演算部の入力部に、入力データの仮数
部のビット長を所定のビット長だけ拡張して出力する又
はそのまま出力する仮数拡張選択手段、仮数演算部の出
力部に、仮数演算部の出力データのビット長を所定のビ
ット長だけ縮少して出力する又はそのまま出力する仮数
縮少選択手段を設けて構成する。

〔産業上の利用分野〕

本発明は、音声符号化、画像処理等に使用されるディジ
タルシグナルプロセッサ（以下ＤＳＰと称する）の各種
演算を行う演算回路の改良に関するものである。

この際、ＤＳＰ内のデータ語長、内部バス及び内部メモ
リを少なくし、ＤＳＰのチップサイズを小さくし、消費
電力を少なくすることができる浮動小数点演算回路が要
望されている。

〔従来の技術〕 第６図は一例のＤＳＰの構成を示すブロック図である。

第７図は従来例の演算部の構成を示すブロック図である
。

第８図は従来例における浮動小数点表示方法を示す図で
ある。

第７図は、第６図に示す演算部４の、浮動小数点表示に
よる数の乗／除算等を行う回路構成を示している。

今、第８図に示すような例えば３２ビツトからなる浮動
小数点表示による２個の数（例えばＸ＝１゜５　Ｘ２’
　、Ｙ＝２．０　Ｘ２”　）の乗算を行う時、−方の数
Ｘの正負を示す符号（１ビツト）、指数部（２’、８ビ
ツト）及び仮数部（１，５，２３ビツト）の数を、第６
図に示す記憶部（以下ＲＡＭ部と称する）３から読み出
して内部ハスを介して、第７図に示す演算部４のレジス
タ１１．１３及び１５に入力して一時記憶する。

他方の数Ｙについても正負を示す符号（１ビツト）、指
数部（２８８ビツト）及び仮数部（２゜０．２３ビツト
）の数をＲＡＭ部３から読み出して内部バスを介して、
レジスタ１２．１４及び１６に入力して一時記憶する。

そして第６図に示す制御部２からの演算を行うための制
御信号により、上記レジスタ１１〜１６に一時記憶した
データを読み出して符号演算部１７、指数演算部１８及
び仮数演算部１９においてそれぞれ、数ＸとＹの符号、
指数部及び仮数部の乗算を行う。

得られた結果をレジスタ２０．２１及び２２に一時記憶
する。

制御部２からの読み出し制御信号により、上記レジスタ
２０．２１及び２２に一時記憶した全体で３２ビツトの
データを読み出して例えばＲＡＭ部３に記憶する。

このようにして浮動小数点表示による数の乗算を行って
いた。除算についても同様にして行う。

〔発明が解決しようとする課題〕

しかしながら上述の演算回路においては、例えば高能率
符号化を行う場合、データの圧縮化（例えば６４Ｋｂ／
５−３２Ｘｂ／ｓ又は１６Ｋｂ／ｓ）等において音声デ
ータのピッチの抽出、線形予測等を行うためにアルゴリ
ズムが複雑となり、ダイナミックレンジ（指数部に対応
）や演算精度（仮数部に対応）が問題になってくる。

しかし処理区分毎にみると、ダイナミックレンジが必要
な部分と演算精度が必要な部分に分けられる。このため
従来の演算回路では両方を満足するデータ語長のため、
ビット長が長（なり、内部バス、内部メモリが大きくな
り、この結果、ＬＳＩのチップサイズが大きくなり、消
費電力が大きくなるという問題点があった。

したがって本発明の目的は、ＤＳＰ内のデータ語長、内
部バス及び内部メモリを少なくし、ＤＳＰのチップサイ
ズを小さくし消費電力を少なくすることができる浮動小
数点演算回路を提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、浮動小数点表示により表されるデ
ータの指数部の演算を行う指数演算部４２０と、仮数部
の演算を行う仮数演算部４３０とを有するディジタルシ
グナルプロセッサの演算回路において、３１０は指数演
算部の入力部に設けられ、人力データの指数部のビット
長を所定のビット長だけ拡張して出力する又はそのまま
出力する指数拡張選択手段である。４４０は指数演算部
の出力部に設けられ、指数演算部の出力データのビット
長を所定のビット長だけ縮少して出力する又はそのまま
出力する指数縮少選択手段である。

３３０は仮数演算部の入力部に設けられ、入力データの
仮数部のビット長を所定のビット長だけ拡張して出力す
る又はそのまま出力する仮数拡張選択手段である。４５
０は仮数演算部の出力部に設けられ、仮数演算部の出力
データのビット長を所定のビット長だけ縮少して出力す
る又はそのまま出力する仮数縮少選択手段である。

〔作　用〕

第１図において、浮動小数点表示により表される２つの
データの指数部及び仮数部がそれぞれ、指数拡張選択手
段３１０、仮数拡張選択手段３３０に入力される。指数
拡張選択手段３１０において、入力データの指数部のビ
ット長が通常の場合のビット長に比べ少ない場合、差の
ビット長に対応するビットに所定の信号（“０”又は“
１”）を挿入して出力する。又、入力データのビット長
が通常のビット長の場合、そのまま出力する。

仮数拡張選択手段３３０に入力したデータの仮数部のビ
ット長についても、指数拡張選択手段３１０の場合と同
様にして処理する。

上記指数拡張選択手段３１０、仮数拡張選択手段３３０
の出力をそれぞれ、指数演算部４２０、仮数演算部４３
０に入力してデータの指数部及び仮数部の演算を行う。

上記指数演算部４２０、仮数演算部４３０における演算
結果をそれぞれ、指数縮少選択手段４４０、仮数縮少選
択手段４５０に入力する。

指数縮少選択手段４４０において、入力データが通常の
ビット長に比べ少ない場合、少ないビット長のデータを
出力し、通常のビット長と同じ場合、そのまま出力する
。

この結果、演算処理の内容に応じて指数部と仮数部のビ
ット長を少なくした演算結果を得ることができる。この
ため、ディジタルシグナルプロセッサ内のデータ語長及
び内部バス、内部メモリを少なくすることができる。そ
の結果、ディジタルシグナルプロセッサのチップサイズ
を小さくし消費電力を少なくすることができる。

〔実施例〕

第２図は本発明の実施例の演算回路の構成を示すブロッ
ク図である。

第３図は実施例で使用されるリミッタの構成を示す図で
ある。

第４図は実施例で使用されるビット切り替え回路の構成
を示すブロック図である。

第５図は実施例の効果を説明する図である。

全図を通じて同一符号は同一対象物を示す。

第２図において、データ語長を２４ビツト、指数部を６
ビツト及び８ビツト、仮数部を１７ビツト及び１５ビツ
トの場合について説明する。

第６図に示すＲＡＭ部３から読み出した２個のデータを
内部バスを介して、演算部４の入力部のリミッタ３１及
び３２に入力し、指数部の語長の調整を行う。

第３図（ａ）に示す入力部のリミッタ回路は指数部のビ
ット長を８ビツトに合わせるため、入力データが６ビツ
トの場合は８ビツトに伸ばすようにレジスタ５１に人力
する。即ち、下位６ビツトにデータ、上位２ビツトには
下位６ビツトの最上位ピントと同じデータをそれぞれ書
き込んで一時記憶する。入力データが８ビツトの場合は
そのままレジスタ５２に入力する。

上記レジスタ５１．５２に一時記憶したデータを制御部
２からの制御信号により読み出して、セレクタ５３にお
いてどちらか一方を選択し、指数演算部４２に入力して
、演算結果を８ビツトで出力する。

第３図（ｂｌは出力部のリミッタ４４を示す。ここで６
ビツト用のレジスタ５４と８ビツト用のレジスタ５５に
指数演算部４２の演算結果をそれぞれ書き込んで一時記
憶する。そしてセレクタ５６において、制御部２からの
制御信号により上記レジスタ５４．５５に一時記憶した
データを読み出して、一方を選択し、レジスタ４７に書
き込んで一時記憶する。

次に仮数部について説明する。２個のデータを第２図に
示す入力部のビット切り替え回路３３．３４に入力する
。ビット切り替え回路３３．３４は第４図に示すように
、仮数部のビット長を１７ピント長と１５ビツト長に切
り替える回路である。

即ち入力データが１５ビツトの場合は、第４図（ａ）に
示すレジスタ５７において下位２ビツトに“Ｏ″を固定
データとして入力し、１７ビツトにして出力する。入力
データが１７ビツトの場合は、レジスタ５８に入力しそ
のまま出力する。

セレクタ５９において制御部２からの制御信号により、
一方を選択し第２図に示すレジスタ３９．４０を介して
仮数演算部４３に入力して演算処理を行う。

結果を出力部のビット切り替え回路４５に入力し、第４
図（ｂ）に示すように、レジスタ６０．６１に書き込み
一時記憶する。

入力部のビット切り替え回路３３．３４への入力データ
が１５ビツトの場合、セレクタ６２において制御部から
の制御信号によりレジスタ６０からの入力を選択し出力
する。又、入力データが１７ビツトの場合はレジスタ６
１からの入力を選択する。この出力をレジスタ４７に書
き込んで一時記憶する。

そしてレジスタ４７において指数部、仮数部の演算結果
をまとめて出力し、符号部のレジスタ４６の結果と共に
内部バスを介して、例えばＲＡＭ部３に向けて送出する
。

この結果、第５図に示すように指数部で最大２ビツト、
仮数部で２ビツト、計４ビット少なくすることができ、
内部バス、ＲＡＭ部の容量をそれに対応した分だけ少な
くすることができる。

〔発明の効果〕

以上説明したように本発明によれば、ＤＳＰ内のデータ
語長、内部バス及び内部メモリを少なくすることができ
る。その結果、ＤＳＰのチップサイズを小さ（し、更に
消費電力を少なくすることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の演算回路の構成を示すブロッ
ク図、 第３図は実施例で使用されるリミッタの構成を示す図、 第４図は実施例で使用されるピント切り替え回路の構成
を示すブロック図、 第５図は実施例の効果を説明する図、 第６図は一例のＤＳＰの構成を示すブロック図、第７図
は従来例の演算部の構成を示すブロック図、 第８図は従来例における浮動小数点表示方法を示す図で
ある。 図において ３１０は指数拡張選択手段、 ３３０は仮数拡張選択手段、 ４４０は指数縮少選択手段、 ４５０は仮数縮少選択手段 を示す。 スカデータ ネ金明の厚理口 ！ ／ 図 入力部の１ノミ、・７りの１１べ （ｃＬ） 出物郁のリミ、夕の榎へ゛ （ｂン 史施卒１７゛イ更用−Ｓ求ろ１ノミ・７タのつわＮ乞示
すコア　３　　記 這ス ８さ 入力４アのビ・、ｈｇ）ｌ／習え口跡の精成ｅｔｈ−８
７ｎ　ビ・ント・シフ１ノ噂ｇ１ラー回Ｎｏ　巧り眸ｌ
た起゛（ｂ） 第 ＋ 口 第 り 記 ｍ−」 Ｌ−一一一一一一−−−−−−−−−τρＳＰ−夕１団
ＤＳＰの櫂へ′乞示すブ亡・ｌりＥｌ　　６　　口 窩 グ 図 ９足体イタｌ＋＝方ｊブる烙動小轄久点表体え去乞示す
コ第 固

Claims (1)

1. 【特許請求の範囲】 浮動小数点表示により表されるデータの指数部の演算を
   行う指数演算部（４２０）と、仮数部の演算を行う仮数
   演算部（４３０）とを有するディジタルシグナルプロセ
   ッサの演算回路において、 該指数演算部の入力部に、該入力データの指数部のビッ
   ト長を所定のビット長だけ拡張して出力する又はそのま
   ま出力する指数拡張選択手段（３１０）、該指数演算部
   の出力部に、該指数演算部の出力データのビット長を所
   定のビット長だけ縮少して出力する又はそのまま出力す
   る指数縮少選択手段（４４０）を設け、 該仮数演算部の入力部に、該入力データの仮数部のビッ
   ト長を所定のビット長だけ拡張して出力する又はそのま
   ま出力する仮数拡張選択手段（３３０）、該仮数演算部
   の出力部に、該仮数演算部の出力データのビット長を所
   定のビット長だけ縮少して出力する又はそのまま出力す
   る仮数縮少選択手段（４５０）を設けたことを特徴とす
   る浮動小数点演算回路。