JPH0268957A - マルチチップパッケージ - Google Patents
マルチチップパッケージInfo
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- JPH0268957A JPH0268957A JP22087088A JP22087088A JPH0268957A JP H0268957 A JPH0268957 A JP H0268957A JP 22087088 A JP22087088 A JP 22087088A JP 22087088 A JP22087088 A JP 22087088A JP H0268957 A JPH0268957 A JP H0268957A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
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- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路を実装したマルチチップパッ
ケージの構造に関し、特に半導体集積回路の実装構造に
関するものである。
ケージの構造に関し、特に半導体集積回路の実装構造に
関するものである。
従来のこの種のマルチチップパッケージにおいて、半導
体集積回路の端子と、これら半導体集積回路を搭載する
セラミック多層配線基板上の電極との接続は、ワイヤボ
ンディング、 ＴＡＢ （ＴａｐｅＡｕｔｏ＠ａｔｅｄ
Ｂｏｎｄｉｎｇ）等の、半導体集積回路の周辺部に設
けられた電極と、セラミック基板の電極を金ワイヤやＴ
ＡＢリードによって電気的に接続する方式や、半導体集
積回路の表面に配列されたバンブに、はんだボールを供
給し、こをバンプとセラミック基板上の電極とを対向さ
せてはんだ付けするフリップチップ方式（文献ＩＢＭＪ
、 ＲＥＳ 、 ＤＥＶＥＬＯＰ 。
体集積回路の端子と、これら半導体集積回路を搭載する
セラミック多層配線基板上の電極との接続は、ワイヤボ
ンディング、 ＴＡＢ （ＴａｐｅＡｕｔｏ＠ａｔｅｄ
Ｂｏｎｄｉｎｇ）等の、半導体集積回路の周辺部に設
けられた電極と、セラミック基板の電極を金ワイヤやＴ
ＡＢリードによって電気的に接続する方式や、半導体集
積回路の表面に配列されたバンブに、はんだボールを供
給し、こをバンプとセラミック基板上の電極とを対向さ
せてはんだ付けするフリップチップ方式（文献ＩＢＭＪ
、 ＲＥＳ 、 ＤＥＶＥＬＯＰ 。
ＶＯＬ、２６ Ｎｏ、１）等がある。
がある。
しかし、最近の半導体集積回路の集積度向上に伴って、
半導体集積回路の入出力端子数も増やす必要があるが、
上述のワイヤボンディング方式。
半導体集積回路の入出力端子数も増やす必要があるが、
上述のワイヤボンディング方式。
ＴＡＢ方式では入出力端子の配列ピッチを狭くするには
限界があり、フリップチップ方式ではシリコンチップと
アルミナ系セラミック基板の熱膨張係数の違いによって
はんだ付は部分に応力がかかるため、半導体集積回路の
外形が大きくても、接続に使用できるのは、応力の小さ
い半導体集積回路の中央付近のみであって、いずれの方
式であっても、充分な入出力端子数を使用できないとい
う欠点がある。
限界があり、フリップチップ方式ではシリコンチップと
アルミナ系セラミック基板の熱膨張係数の違いによって
はんだ付は部分に応力がかかるため、半導体集積回路の
外形が大きくても、接続に使用できるのは、応力の小さ
い半導体集積回路の中央付近のみであって、いずれの方
式であっても、充分な入出力端子数を使用できないとい
う欠点がある。
本発明のマルチチップパッケージは、表面に複数の端子
が設けられたセラミック基板と、前記複数の端子の先端
に接続電極がはんだ付けされた複数の半導体集積回路と
を含んで構成される。
が設けられたセラミック基板と、前記複数の端子の先端
に接続電極がはんだ付けされた複数の半導体集積回路と
を含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。セラミック
基板１の上面には端子２が銀・銅共晶ろうなどによりろ
う付けされており、さらに下面には入出力端子５がろう
付けされている。セラミック基板１の内部には、端子２
間または、端子２とセラミック基板１の入出力端子５の
間を電気的に接続する導体配線６が配置されている。
基板１の上面には端子２が銀・銅共晶ろうなどによりろ
う付けされており、さらに下面には入出力端子５がろう
付けされている。セラミック基板１の内部には、端子２
間または、端子２とセラミック基板１の入出力端子５の
間を電気的に接続する導体配線６が配置されている。
これらの端子２の先端は、半導体集積回路３の表面に配
列された接続電極（図示せず）と対向して植立されてお
り、端子２と半導体集積回路３とは、錫・鉛共晶はんだ
４により接続される。
列された接続電極（図示せず）と対向して植立されてお
り、端子２と半導体集積回路３とは、錫・鉛共晶はんだ
４により接続される。
以上説明したような構成とすることにより、半導体集積
回路３のシリコンチップと、セラミック基板１との熱膨
張率の違いによる両者の接続部分にかかる相対的な変位
は、間に設けられた端子２の変形によって吸収されるの
で、端子２のろう付は部、及びはんだ付は部にかかる応
力は小さくできる。
回路３のシリコンチップと、セラミック基板１との熱膨
張率の違いによる両者の接続部分にかかる相対的な変位
は、間に設けられた端子２の変形によって吸収されるの
で、端子２のろう付は部、及びはんだ付は部にかかる応
力は小さくできる。
また、半導体集積回路３の表面全体を接続に利用して、
多端子の接続が容易に実現可能となる。
多端子の接続が容易に実現可能となる。
なお、上に示した実施例のうち、端子のろう付は材料に
ついては、使用するセラミック基板の耐熱温度により選
択可能であり、ガラスセラミック基板や、表面にポリイ
ミド系有機絶縁材料等を使用した耐熱温度の低い基板に
対しては、金・錫はんだ等が使用できる。
ついては、使用するセラミック基板の耐熱温度により選
択可能であり、ガラスセラミック基板や、表面にポリイ
ミド系有機絶縁材料等を使用した耐熱温度の低い基板に
対しては、金・錫はんだ等が使用できる。
以上説明したように本発明は、セラミック基板の表面に
複数の端子を設け、この複数の端子の先端に半導体集積
回路の接続電極をはんだ付けすることにより、熱膨張に
よりセラミック基板および半導体集積回路に生じる応力
を小さくでき、半導体集積回路の表面（片側）の全体を
接続に使用して半導体集積回路の多端子の接続が容易に
実現できる効果がある。
複数の端子を設け、この複数の端子の先端に半導体集積
回路の接続電極をはんだ付けすることにより、熱膨張に
よりセラミック基板および半導体集積回路に生じる応力
を小さくでき、半導体集積回路の表面（片側）の全体を
接続に使用して半導体集積回路の多端子の接続が容易に
実現できる効果がある。
絶 １
３半導跡４椿口路
第１図は本発明の一実施例の断面図である。
１・・・セラミック基板、２，５・・・端子、３・・・
半導体集積回路、４・・・はんだ。
半導体集積回路、４・・・はんだ。
Claims (1)
- 表面に複数の端子が設けられたセラミック基板と、前
記複数の端子の先端に接続電極がはんだ付けされた複数
の半導体集積回路とを含むことを特徴とするマルチチッ
プパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22087088A JPH0268957A (ja) | 1988-09-02 | 1988-09-02 | マルチチップパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22087088A JPH0268957A (ja) | 1988-09-02 | 1988-09-02 | マルチチップパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268957A true JPH0268957A (ja) | 1990-03-08 |
Family
ID=16757833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22087088A Pending JPH0268957A (ja) | 1988-09-02 | 1988-09-02 | マルチチップパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870132A (en) * | 1991-05-14 | 1999-02-09 | Seiko Epson Corporation | Laser beam scanning image forming apparatus having two-dimensionally disposed light emitting portions |
-
1988
- 1988-09-02 JP JP22087088A patent/JPH0268957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870132A (en) * | 1991-05-14 | 1999-02-09 | Seiko Epson Corporation | Laser beam scanning image forming apparatus having two-dimensionally disposed light emitting portions |
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