JPH0267640A - 中央処理装置二重化システム - Google Patents
中央処理装置二重化システムInfo
- Publication number
- JPH0267640A JPH0267640A JP63218433A JP21843388A JPH0267640A JP H0267640 A JPH0267640 A JP H0267640A JP 63218433 A JP63218433 A JP 63218433A JP 21843388 A JP21843388 A JP 21843388A JP H0267640 A JPH0267640 A JP H0267640A
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- 230000009977 dual effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
主と予備との２台の中央処理装置を有する中央処理装置
二重化システムに関し、 主ＣＰＵと予備ＣＰＵとの逆接続が可能で、切換回路な
しに主ＣＰＵによるシステムの制御が可能なことを目的
とし、 ２台の中央処理装置とそのいずれかを切換選択する切換
回路と選択された中央処理装置で制御される被制御回路
とよりなる中央処理装置二重化システムにおいて、該２
台の中央処理装置夫々に、主又は予備の中央処理装置と
して設定を指示する２値の第１の信号を外部より供給さ
れる第１の端子と、主又は予備と設定された中央処理装
置の選択を指示する２値の第２の信号を該切換回路より
供給される第２の端子と、該第１又は第２の信号の供給
がないとき該第１又は第２の端子を主の中央処理装置と
して設定又は選択を指示する第１又は第２の信号の値と
し、該第１及び第２の信号による主又は予備の中央処理
装置としての設定及び選択が一致したとき中央処理装置
の主回路部を動作させる許可回路を有し構成する。
二重化システムに関し、 主ＣＰＵと予備ＣＰＵとの逆接続が可能で、切換回路な
しに主ＣＰＵによるシステムの制御が可能なことを目的
とし、 ２台の中央処理装置とそのいずれかを切換選択する切換
回路と選択された中央処理装置で制御される被制御回路
とよりなる中央処理装置二重化システムにおいて、該２
台の中央処理装置夫々に、主又は予備の中央処理装置と
して設定を指示する２値の第１の信号を外部より供給さ
れる第１の端子と、主又は予備と設定された中央処理装
置の選択を指示する２値の第２の信号を該切換回路より
供給される第２の端子と、該第１又は第２の信号の供給
がないとき該第１又は第２の端子を主の中央処理装置と
して設定又は選択を指示する第１又は第２の信号の値と
し、該第１及び第２の信号による主又は予備の中央処理
装置としての設定及び選択が一致したとき中央処理装置
の主回路部を動作させる許可回路を有し構成する。
本発明は中央処理装置二重化システムに関し、主と予備
との２台の中央処理装置を有するシステムに関する。
との２台の中央処理装置を有するシステムに関する。
従来より主の中央処理装置（ＣＰＵ）と予備のＣＰＵと
を有し、通常、主ＣＰＵでシステム制御を行ない、主Ｃ
ＰＬＩの異常時等に予備ＣＰＵに切換えてシステム制御
を行なうＣＰＵ二重化システムがある。
を有し、通常、主ＣＰＵでシステム制御を行ない、主Ｃ
ＰＬＩの異常時等に予備ＣＰＵに切換えてシステム制御
を行なうＣＰＵ二重化システムがある。
（従来の技術）
従来システムは第４図に示す如く、ｃｐｕｉｏ、ＣＰＵ
１１夫々と被制御回路１２との間をバス１３で接続し、
切換回路１４の端子１４ａ。
１１夫々と被制御回路１２との間をバス１３で接続し、
切換回路１４の端子１４ａ。
１４ｂより制御信号Ｃ０ＮＴを供給してＣＰＵ１０とＣ
ＰＵ１１との切換えを制御している。
ＰＵ１１との切換えを制御している。
ＣＰＵ１０．１１夫々は略同−の回路ではあるが、夫々
の内蔵スイッチの設定によりＣＰＵｌ０は主ＣＰＬＪ、
ＣＰＵＩ １は予備ＣＰＵと設定されており、その動作
状態を示すステータス信号５ＴＡＴＥを切換回路１４の
端子１４ｃ、１４ｄに供給している。
の内蔵スイッチの設定によりＣＰＵｌ０は主ＣＰＬＪ、
ＣＰＵＩ １は予備ＣＰＵと設定されており、その動作
状態を示すステータス信号５ＴＡＴＥを切換回路１４の
端子１４ｃ、１４ｄに供給している。
従来システムでは、切換回路１４が実装されてないとき
、又は故障したとき主ＣＰＵ１０及び予備ＣＰＵ１１は
共にシステムの制御を行なうことができない。
、又は故障したとき主ＣＰＵ１０及び予備ＣＰＵ１１は
共にシステムの制御を行なうことができない。
また、主ＣＰＵｌ０と予備ＣＰＵ１１とを切換回路１４
に対して逆に接続して実装した場合に主ＣＰＵ１０、予
備ＣＰＵ１１は動作不能又は誤動作を起こし、システム
の誤動作又は障害が発生するおそれがあり、これを避け
るためには主ＣＰＵ１０、予備ＣＰＵ１１夫々の内蔵ス
イッチを切換えて設定を変更しなければならなかった。
に対して逆に接続して実装した場合に主ＣＰＵ１０、予
備ＣＰＵ１１は動作不能又は誤動作を起こし、システム
の誤動作又は障害が発生するおそれがあり、これを避け
るためには主ＣＰＵ１０、予備ＣＰＵ１１夫々の内蔵ス
イッチを切換えて設定を変更しなければならなかった。
本発明は上記の点に鑑みなされたもので２つのＣＰＵの
逆接続が可能で、切換回路なしに主ＣＰＵによるシステ
ムの制御が可能な中央処理装置二重化システムを提供す
ることを目的とする。
逆接続が可能で、切換回路なしに主ＣＰＵによるシステ
ムの制御が可能な中央処理装置二重化システムを提供す
ることを目的とする。
第１図は本発明シスアムの原理ブロック図を示す。
同図中、ＣＰＵ２０Ａ、２０Ｂ夫々と、これらのうちい
ずれかによって制御される被制御回路２７との間はバス
２８によって接続されている。
ずれかによって制御される被制御回路２７との間はバス
２８によって接続されている。
切換回路２９は制御信号ＣＯＮ’Ｔによって上記ＣＰＵ
２０Ａ、２０Ｂのいずれかを切換選択して動作状態とし
、選択されたＣＰＵによって被制御回路２７の制御が行
なわれる。
２０Ａ、２０Ｂのいずれかを切換選択して動作状態とし
、選択されたＣＰＵによって被制御回路２７の制御が行
なわれる。
２台のＣＰＵ２０Ａ、２０Ｂには第１の端子２１、第２
の端子２２、許可回路２３夫々が設【プられている。
の端子２２、許可回路２３夫々が設【プられている。
第１の端子２１には、主又は予備のＣＰＵとして設定を
指示する２値の第１の信号が外部より供給される。第２
の端子２２には、主又は予備と設定されたＣＰＵの選択
を指示する２値の第２の信号が該切換回路２９より供給
される。
指示する２値の第１の信号が外部より供給される。第２
の端子２２には、主又は予備と設定されたＣＰＵの選択
を指示する２値の第２の信号が該切換回路２９より供給
される。
許可回路２３は、第１又は第２の信号の供給がないとき
第１又は第２の端子２１．２２を主のＣＰＵとして設定
又は選択を指示する第１又は第２の信号の値とし、第１
及び第２の信号による主又は予備のＣＰＵとしての設定
及び選択が一致したときＣＰＵの主回路部を動作させる
。
第１又は第２の端子２１．２２を主のＣＰＵとして設定
又は選択を指示する第１又は第２の信号の値とし、第１
及び第２の信号による主又は予備のＣＰＵとしての設定
及び選択が一致したときＣＰＵの主回路部を動作させる
。
本発明システムにおいては、第１の端子２１に供給する
第１の信号によってＣＰＵ２０Ａ。
第１の信号によってＣＰＵ２０Ａ。
２０Ｂ夫々を主又は予備のＣＰＵとして設定しており、
これによって２つのｃＰＵの逆接続が可能となる。
これによって２つのｃＰＵの逆接続が可能となる。
また、許可回路２３は第１又は第２の信号が供給されな
いとき、これらを主ＣＰＵＬ：Ｉ）設定又は選択を指示
する値とし、第１及び第２の信号が主又は予備のＣＰＵ
としての設定及び選択が一致したときのみＣＰＵの主回
路部を動作させるため、切換回路２９がなくても主ＣＰ
ＬＪとして設定されたＣＰＵによる被制御回路２７の
制御が可能となる。
いとき、これらを主ＣＰＵＬ：Ｉ）設定又は選択を指示
する値とし、第１及び第２の信号が主又は予備のＣＰＵ
としての設定及び選択が一致したときのみＣＰＵの主回
路部を動作させるため、切換回路２９がなくても主ＣＰ
ＬＪとして設定されたＣＰＵによる被制御回路２７の
制御が可能となる。
第２図は本発明システムで用いられるＣＰＬＪの構成図
を示す。
を示す。
同図中、ＣＰ ＬＪ ２０ ハＣＰ Ｕ ２ ＯＡ 、
２０ Ｂ夫々を構成するものである。このＣＰＵ２０
の外部端子（第１の端子）２１．外部端子（第２の端子
）２２には夫々セレクト信号（第１の信号）ＳＥＬ、制
御信号（第２の信号）ＣＯＮＴが入来する。外部端子２
１．２２は夫々ＣＰＵ２０内の許可回路２３を構成する
イクスクルーシブオア回路２４の２つの入力端子に接続
されている。また外部端子２１．２２夫々は抵抗Ｒ＋
、Ｒ２を介して電源電圧ＶＣＣを供給されている。
２０ Ｂ夫々を構成するものである。このＣＰＵ２０
の外部端子（第１の端子）２１．外部端子（第２の端子
）２２には夫々セレクト信号（第１の信号）ＳＥＬ、制
御信号（第２の信号）ＣＯＮＴが入来する。外部端子２
１．２２は夫々ＣＰＵ２０内の許可回路２３を構成する
イクスクルーシブオア回路２４の２つの入力端子に接続
されている。また外部端子２１．２２夫々は抵抗Ｒ＋
、Ｒ２を介して電源電圧ＶＣＣを供給されている。
このため、イクスクルーシブオア回路２４の外部端子２
１が接続された入力端子は、外部端子２１が開放及び値
゛１′ （電圧Ｖｃｃ）のとぎ値゛１′となり、外部端
子２１が値゛０′ （電圧ＯＶ）のときのみ値“０′と
なる。同様にイクスクルーシブオア回路２４の外部端子
２２が接続された入力端子は、外部端子２２が開放及び
値゛１′のとき値′１′で、外部端子が値゛０′のとき
のみ値゛０′となる。
１が接続された入力端子は、外部端子２１が開放及び値
゛１′ （電圧Ｖｃｃ）のとぎ値゛１′となり、外部端
子２１が値゛０′ （電圧ＯＶ）のときのみ値“０′と
なる。同様にイクスクルーシブオア回路２４の外部端子
２２が接続された入力端子は、外部端子２２が開放及び
値゛１′のとき値′１′で、外部端子が値゛０′のとき
のみ値゛０′となる。
ところで、セレクト信号ＳＥＬは値゛１′でＣＰＵ２０
が主ＣＰＵと設定ｊることを指示し、値″Ｏ′でＣＰＵ
２０が予備ＣＰＵとして設定することを指示する。制御
信号Ｃ０ＮＴは値゛１′で主ＣＰＵの選択を指示し、値
゛０′で予備ＣＰＵの選択を指示する。
が主ＣＰＵと設定ｊることを指示し、値″Ｏ′でＣＰＵ
２０が予備ＣＰＵとして設定することを指示する。制御
信号Ｃ０ＮＴは値゛１′で主ＣＰＵの選択を指示し、値
゛０′で予備ＣＰＵの選択を指示する。
イクスクルーシブオア回路２４は供給されるセレクト信
号ＳＥＬ、制御信号Ｃ０ＮＴ夫々の値に応じて第３図に
示す如き値の出力信号ＯＵＴをＣＰ Ｕ ２０内の主回
路部２５に供給する。主回路部２５はＣＰＵ２０の本体
であり、１記出力信号ＯＵＴが値“１′のときに動作を
行ない、値°０′のとき動作が禁止される。
号ＳＥＬ、制御信号Ｃ０ＮＴ夫々の値に応じて第３図に
示す如き値の出力信号ＯＵＴをＣＰ Ｕ ２０内の主回
路部２５に供給する。主回路部２５はＣＰＵ２０の本体
であり、１記出力信号ＯＵＴが値“１′のときに動作を
行ない、値°０′のとき動作が禁止される。
つまり主回路部２５は第３図から明らかなようにセレク
ト信号５ＥＩＦＣＰＵ２０が主ＣＰＵであると指示され
、かつ制御信号Ｃ０ＮＴで主ＣＰＵの選択を指示された
とぎ、及びセレクト信号５ＥＬ−でＣＰＵ２０が予備Ｃ
ＰＵであると指示され、かつ制御信号Ｃ０ＮＴで予備Ｃ
ＰＵの選択を指示されたときにのみ動作を行ない、その
動作状態を示すステータス信号５ＴＡＴＥを端子２６よ
り切換回路２４に供給する。
ト信号５ＥＩＦＣＰＵ２０が主ＣＰＵであると指示され
、かつ制御信号Ｃ０ＮＴで主ＣＰＵの選択を指示された
とぎ、及びセレクト信号５ＥＬ−でＣＰＵ２０が予備Ｃ
ＰＵであると指示され、かつ制御信号Ｃ０ＮＴで予備Ｃ
ＰＵの選択を指示されたときにのみ動作を行ない、その
動作状態を示すステータス信号５ＴＡＴＥを端子２６よ
り切換回路２４に供給する。
ここで、第１図のシステムで考えると、ＣＰＵ２０△と
ＣＰＵ２０Ｂとを切換回路２４に対して逆に接続して実
装した場合、例えばＣＰＵ２０Ｂの外部端子２１には抵
抗Ｒａより値゛１′のセレクト信号ＳＥＬが供給され、
外部端子２２に切換回路２４から値゛１′の制御信号が
供給されるとＣＰＵ２０Ｂは主ＣＰＵとして動作する。
ＣＰＵ２０Ｂとを切換回路２４に対して逆に接続して実
装した場合、例えばＣＰＵ２０Ｂの外部端子２１には抵
抗Ｒａより値゛１′のセレクト信号ＳＥＬが供給され、
外部端子２２に切換回路２４から値゛１′の制御信号が
供給されるとＣＰＵ２０Ｂは主ＣＰＵとして動作する。
また同様にＣＰＵ２０Ａは値“０′のセレクト信号ＳＥ
Ｌが供給され、値“Ｏ′の制御信号が供給されると予備
ＣＰＵとして動作する。
Ｌが供給され、値“Ｏ′の制御信号が供給されると予備
ＣＰＵとして動作する。
更に第１図のシステムにおいて切換回路２４が実装され
ていない状態では、ＣＰＵ２０Ａ。
ていない状態では、ＣＰＵ２０Ａ。
２０Ｂ夫々の外部端子２２は開放され、この場合にＣＰ
Ｕ２０Ａ、２０Ｂ夫々のイクスクルーシブオア回路２４
に供給されるセレクト信号ＳＥＬは値′１′となる。
Ｕ２０Ａ、２０Ｂ夫々のイクスクルーシブオア回路２４
に供給されるセレクト信号ＳＥＬは値′１′となる。
このため外部端子２１に値″１′を供給されているＣＰ
Ｕ２０Ａが主ＣＰＵとして動作する。
Ｕ２０Ａが主ＣＰＵとして動作する。
上述の如く、本発明の中央処理装置二重化システムによ
れば、２つのＣＰＵの切換回路に対する逆接続が可能で
あり、また切換回路なしに主ＣＰＵとして設定されたＣ
ＰＵによるシステムの制御が可能であり、実用上きわめ
て有用である。
れば、２つのＣＰＵの切換回路に対する逆接続が可能で
あり、また切換回路なしに主ＣＰＵとして設定されたＣ
ＰＵによるシステムの制御が可能であり、実用上きわめ
て有用である。
第１図は本発明システムの原理ブロック図、第２図は本
発明システムに適用されるＣＰＵのブロック図、 第３図はイクスクルーシブオア回路の入出力信号を説明
するための図、 第４図は従来システムのブロック図である。 図において、 ２０．２０Ａ、２０Ｂは中央処理装置（ＣＰＵ）２１は
第１の端子、 ２２は第２の端子、 ２３は許可回路、 ２４はイクスクルーシブオア回路、 ２５は主回路部、 ２７は被制御回路、 ２８はバス、 ２９は切換回路 を示す。 第１図 本嬌艶只シス１ムｔｄＬＭぐれ！ （１，ＰＵのブ′ａ
ツク図第２図
発明システムに適用されるＣＰＵのブロック図、 第３図はイクスクルーシブオア回路の入出力信号を説明
するための図、 第４図は従来システムのブロック図である。 図において、 ２０．２０Ａ、２０Ｂは中央処理装置（ＣＰＵ）２１は
第１の端子、 ２２は第２の端子、 ２３は許可回路、 ２４はイクスクルーシブオア回路、 ２５は主回路部、 ２７は被制御回路、 ２８はバス、 ２９は切換回路 を示す。 第１図 本嬌艶只シス１ムｔｄＬＭぐれ！ （１，ＰＵのブ′ａ
ツク図第２図
Claims (1)
- 【特許請求の範囲】 ２台の中央処理装置（２０Ａ、２０Ｂ）とそのいずれか
を切換選択する切換回路（２９）と選択された中央処理
装置で制御される被制御回路（２７）とよりなる中央処
理装置二重化システムにおいて、 該２台の中央処理装置（２０Ａ、２０Ｂ）夫々に、 主又は予備の中央処理装置として設定を指示する２値の
第１の信号を外部より供給される第１の端子（２１）と
、 主又は予備と設定された中央処理装置の選択を指示する
２値の第２の信号を該切換回路（２９）より供給される
第２の端子（２２）と、 該第１又は第２の信号の供給がないとき該第１又は第２
の端子を主の中央処理装置として設定又は選択を指示す
る第１又は第２の信号の値とし、該第１及び第２の信号
による主又は予備の中央処理装置としての設定及び選択
が一致したとき中央処理装置の主回路部を動作させる許
可回路（２３）を有することを特徴とする中央処理装置
二重化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218433A JPH0833843B2 (ja) | 1988-09-02 | 1988-09-02 | 中央処理装置二重化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218433A JPH0833843B2 (ja) | 1988-09-02 | 1988-09-02 | 中央処理装置二重化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267640A true JPH0267640A (ja) | 1990-03-07 |
| JPH0833843B2 JPH0833843B2 (ja) | 1996-03-29 |
Family
ID=16719835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63218433A Expired - Lifetime JPH0833843B2 (ja) | 1988-09-02 | 1988-09-02 | 中央処理装置二重化システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833843B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04213122A (ja) * | 1990-12-06 | 1992-08-04 | Fujitsu Ltd | 切替制御方式 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5487137A (en) * | 1977-12-23 | 1979-07-11 | Fujitsu Ltd | Selection connecting system between units |
| JPS58219626A (ja) * | 1982-06-15 | 1983-12-21 | Yokogawa Hokushin Electric Corp | 冗長化出力回路 |
| JPS62156753A (ja) * | 1985-12-28 | 1987-07-11 | Fujitsu Ltd | マルチプロセツサシステム |
| JPS62278644A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | ２重化系切替方式 |
| JPS6368937A (ja) * | 1986-09-10 | 1988-03-28 | Matsushita Electric Ind Co Ltd | 切替装置 |
-
1988
- 1988-09-02 JP JP63218433A patent/JPH0833843B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5487137A (en) * | 1977-12-23 | 1979-07-11 | Fujitsu Ltd | Selection connecting system between units |
| JPS58219626A (ja) * | 1982-06-15 | 1983-12-21 | Yokogawa Hokushin Electric Corp | 冗長化出力回路 |
| JPS62156753A (ja) * | 1985-12-28 | 1987-07-11 | Fujitsu Ltd | マルチプロセツサシステム |
| JPS62278644A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | ２重化系切替方式 |
| JPS6368937A (ja) * | 1986-09-10 | 1988-03-28 | Matsushita Electric Ind Co Ltd | 切替装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04213122A (ja) * | 1990-12-06 | 1992-08-04 | Fujitsu Ltd | 切替制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0833843B2 (ja) | 1996-03-29 |
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