JPH0264835A - システムダウン防止装置 - Google Patents
システムダウン防止装置Info
- Publication number
- JPH0264835A JPH0264835A JP63215240A JP21524088A JPH0264835A JP H0264835 A JPH0264835 A JP H0264835A JP 63215240 A JP63215240 A JP 63215240A JP 21524088 A JP21524088 A JP 21524088A JP H0264835 A JPH0264835 A JP H0264835A
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- JP
- Japan
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- memory
- parity error
- detection circuit
- system down
- error detection
- Prior art date
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- Pending
Links
- 230000002265 prevention Effects 0.000 title claims abstract description 9
- 230000015654 memory Effects 0.000 claims abstract description 64
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 238000005516 engineering process Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミックメモリを用いている端末装置の
システムダウンを防止する装置に係わり、特にダイナミ
ックメモリにメモリパリティエラーが発生してもシステ
ムダウンにならないようにしたシステムダウン防止装置
に関する。
システムダウンを防止する装置に係わり、特にダイナミ
ックメモリにメモリパリティエラーが発生してもシステ
ムダウンにならないようにしたシステムダウン防止装置
に関する。
従来、この種の端末装置は、ダイナミックメモリを使用
しているのが一般的である。かかる端末装置は、メモリ
パリティエラーに対する復旧機能がないため、メモリパ
リティエラーが発生するとシステムダウンとなっていた
。・もちろん、メモリパリティエラーが発生しても、こ
れを自動的に復旧させる技術が従前から提供されている
。この従来の技術は、誤り訂正符号（ＥＣＣ；εｒｒｏ
ｒＣｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ ）を用いて自動復
旧させるものである。
しているのが一般的である。かかる端末装置は、メモリ
パリティエラーに対する復旧機能がないため、メモリパ
リティエラーが発生するとシステムダウンとなっていた
。・もちろん、メモリパリティエラーが発生しても、こ
れを自動的に復旧させる技術が従前から提供されている
。この従来の技術は、誤り訂正符号（ＥＣＣ；εｒｒｏ
ｒＣｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ ）を用いて自動復
旧させるものである。
しかしながら、かかる従来のＥＣＣを用いた自動復旧技
術は、価格が高価であることから、大型計算機等の高級
機でしか使用できなかった。したがって、従来の端末装
置では、メモリパリティエラー発生時には、システムダ
ウンすることを容認せざるを得なかった。
術は、価格が高価であることから、大型計算機等の高級
機でしか使用できなかった。したがって、従来の端末装
置では、メモリパリティエラー発生時には、システムダ
ウンすることを容認せざるを得なかった。
本発明は上述した欠点を解決するためになされたもので
、メモリパリティエラーがあっても自動的に復旧し、か
つ簡眼な構成で安価であるシステムダウン防止装置を提
供することを目的とする。
、メモリパリティエラーがあっても自動的に復旧し、か
つ簡眼な構成で安価であるシステムダウン防止装置を提
供することを目的とする。
上記の目的を達成するために、本発明のシステムダウン
防止装置は、情報を記憶する主メモリと、この主メモリ
の容量に対してｎ倍（ｎは、正の整数）の容量を有する
予備メモリと、主メモリ、予備メモリを処理装置に接続
するデータ選択回路と、処理装置との間で入出力される
データのパリティをチェックし、パリティエラーが発生
したときにデータ選択回路を予備メモリ側に切り換える
指令をデータ選択回路に与えるメモリパリティエラー検
出回路とから構成したものである。
防止装置は、情報を記憶する主メモリと、この主メモリ
の容量に対してｎ倍（ｎは、正の整数）の容量を有する
予備メモリと、主メモリ、予備メモリを処理装置に接続
するデータ選択回路と、処理装置との間で入出力される
データのパリティをチェックし、パリティエラーが発生
したときにデータ選択回路を予備メモリ側に切り換える
指令をデータ選択回路に与えるメモリパリティエラー検
出回路とから構成したものである。
本発明によれば、処理装置に接続されたメモリにメモリ
パリティエラーが発生したことをメモリパリティエラー
検出回路により検出されると、テ′−タ選択回路が切り
換わり予備メモリが処理装置に接続されることになる。
パリティエラーが発生したことをメモリパリティエラー
検出回路により検出されると、テ′−タ選択回路が切り
換わり予備メモリが処理装置に接続されることになる。
したがって、本発明によれば、システムダウンを防止で
き、またＥＣＣを使用する装置の如く機器構成が腹雑で
なく、しかも安価である。
き、またＥＣＣを使用する装置の如く機器構成が腹雑で
なく、しかも安価である。
次に、本発明について図面を参照して説明する。
第１図は本発明のシステムダウン防止装置の実施例を示
すブロック図である。
すブロック図である。
第１図において、システムダウン防止装置１は、主メモ
リ３と、予備メモリ５と、データ選択回路であるデータ
セレクタ７と、メモリパリティエラー検出回路９とを備
えており、処理装置（ＣＰＵ）１１に接続されている。
リ３と、予備メモリ５と、データ選択回路であるデータ
セレクタ７と、メモリパリティエラー検出回路９とを備
えており、処理装置（ＣＰＵ）１１に接続されている。
主メモリ３は、情報を記憶する装置であり、データバス
１３を介してデータセレクタ７に接続されている。予備
メモリ５は、主メモリ３の容量に対してｎ倍（ｎは、正
の整数）の容量を有する装置であり、データバス１５を
介してデータセレクタ７に接続されている。データセレ
クタ７は、主メモリ３および予備メモリ５のいずれかを
データバス１７を介してＣＰＵ］、１に接続する装置で
ある。メモリパリティエラー検出回路９は、データバス
１７ｊこ接続されるとともに、信号線１９を介してＣＰ
ＵＩＩに接続されており、ＣＰＵＩＩの間で人出力され
るデータのパリティをチェックする回路である。メモリ
パリティエラー検出回路９は、パリティエラーが発生し
たときにデータセレクタ７を予備メモリ５側に切り換え
る指令を形成し、この指令を信号線２１を介してデータ
セレクタフに与えられる構成となっている。
１３を介してデータセレクタ７に接続されている。予備
メモリ５は、主メモリ３の容量に対してｎ倍（ｎは、正
の整数）の容量を有する装置であり、データバス１５を
介してデータセレクタ７に接続されている。データセレ
クタ７は、主メモリ３および予備メモリ５のいずれかを
データバス１７を介してＣＰＵ］、１に接続する装置で
ある。メモリパリティエラー検出回路９は、データバス
１７ｊこ接続されるとともに、信号線１９を介してＣＰ
ＵＩＩに接続されており、ＣＰＵＩＩの間で人出力され
るデータのパリティをチェックする回路である。メモリ
パリティエラー検出回路９は、パリティエラーが発生し
たときにデータセレクタ７を予備メモリ５側に切り換え
る指令を形成し、この指令を信号線２１を介してデータ
セレクタフに与えられる構成となっている。
このように構成された実施例の作用を説明する。
主メモリ３においてメモリパリティエラーが発生したこ
とをメモリパリティエラー検出回路９が検出すると、メ
モリパリティエラー検出回路９から切り換え指令が信号
線２１を介してデータセレクタ７に与えられる。これに
より、データセレクタ７は、ＣＰＵＩＩに予備メモリ５
を接続する。
とをメモリパリティエラー検出回路９が検出すると、メ
モリパリティエラー検出回路９から切り換え指令が信号
線２１を介してデータセレクタ７に与えられる。これに
より、データセレクタ７は、ＣＰＵＩＩに予備メモリ５
を接続する。
また、メモリパリティエラー検出回路９は、信号線１９
を介してメモリパリティエラーが発生したこと、および
予備メモリ５に切り換えたことを通知する。このように
動作しているので、本実施例は、メモリパリティエラー
が発生してもシステムダウンとなることがない。また、
本実施例は、構成が簡単である。
を介してメモリパリティエラーが発生したこと、および
予備メモリ５に切り換えたことを通知する。このように
動作しているので、本実施例は、メモリパリティエラー
が発生してもシステムダウンとなることがない。また、
本実施例は、構成が簡単である。
上記実施例では、ｎ＝１で説明したが、これに限らずｎ
を２．３，４．・・・とじてもよい。この場合、データ
セレクタ７は、予備メモリ５を次々と切り換えてゆく構
成としてあればよい。
を２．３，４．・・・とじてもよい。この場合、データ
セレクタ７は、予備メモリ５を次々と切り換えてゆく構
成としてあればよい。
以上説明したように本発明は、処理装置に接続されたメ
モリにメモリパリティエラーが発生すると処理装置に次
の予備メモリが接続されることになるので、システムダ
ウンを防止でき、またＥＣＣを使用する装置の如く機器
構成が複雑でなく、しかも安価であるという効果がある
。
モリにメモリパリティエラーが発生すると処理装置に次
の予備メモリが接続されることになるので、システムダ
ウンを防止でき、またＥＣＣを使用する装置の如く機器
構成が複雑でなく、しかも安価であるという効果がある
。
第１図は本発明の実施例を示すブロック図である。
１・・・・・・システムダウン防止装置、３・・・・・
・主メモリ、５・・・・・・予備メモリ、７・・・・・
・データセレクタ（データ選択回路）９・・・・・・メ
モリパリティエラー検出回路、・・・・・・ＣＰＵ （処理装置）
・主メモリ、５・・・・・・予備メモリ、７・・・・・
・データセレクタ（データ選択回路）９・・・・・・メ
モリパリティエラー検出回路、・・・・・・ＣＰＵ （処理装置）
Claims (1)
- 情報を記憶する主メモリと、この主メモリの容量に対し
てｎ倍（ｎは、正の整数）の容量を有する予備メモリと
、前記主メモリおよび前記予備メモリを処理装置に接続
するデータ選択回路と、前記処理装置との間で入出力さ
れるデータのパリテイをチェックし、パリテイエラーが
発生したときに前記データ選択回路を予備メモリ側に切
り換える指令を前記データ選択回路に与えるメモリパリ
テイエラー検出回路とから構成されたことを特徴とする
システムダウン防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215240A JPH0264835A (ja) | 1988-08-31 | 1988-08-31 | システムダウン防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215240A JPH0264835A (ja) | 1988-08-31 | 1988-08-31 | システムダウン防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0264835A true JPH0264835A (ja) | 1990-03-05 |
Family
ID=16669038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63215240A Pending JPH0264835A (ja) | 1988-08-31 | 1988-08-31 | システムダウン防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0264835A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281966A (ja) * | 1990-09-20 | 1995-10-27 | Fujitsu Ltd | アレー型記憶システム |
| JPH07281965A (ja) * | 1990-09-20 | 1995-10-27 | Fujitsu Ltd | 入出力制御装置 |
| US5826003A (en) * | 1990-09-20 | 1998-10-20 | Fujitsu Limited | Input/output controller providing preventive maintenance information regarding a spare I/O unit |
-
1988
- 1988-08-31 JP JP63215240A patent/JPH0264835A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07281966A (ja) * | 1990-09-20 | 1995-10-27 | Fujitsu Ltd | アレー型記憶システム |
| JPH07281965A (ja) * | 1990-09-20 | 1995-10-27 | Fujitsu Ltd | 入出力制御装置 |
| US5826003A (en) * | 1990-09-20 | 1998-10-20 | Fujitsu Limited | Input/output controller providing preventive maintenance information regarding a spare I/O unit |
| US6324655B1 (en) | 1990-09-20 | 2001-11-27 | Fujitsu Limited | Input/output controller providing preventive maintenance information regarding a spare I/O unit |
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