JPH0264742A - 入出力装置空間アクセスレジスタ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 情報処理装置における入出力装置空間アクセスレジスタ
の制御に関し、 ハードウェア量の削減および処理時間の短縮を目的とし
、 走行レベル毎に入出力装置状態情報等を格納する入出力
装置空間アクセスレジスタと、現走行レベル信号をデコ
ードした信号により入出力装置空間アクセスレジスタへ
の書込み信号を選択するデコード回路と、入出力装置空
間アクセスレジスタのうちの一つのレジスタを選択する
選択回路と、入出力装置空間アクセスレジスタへ書き込
んだ走行レベルを記憶する書込みレベル記憶回路と、現
走行レベルと書込みし、ベル記憶回路の記憶する走行レ
ベルを比較する比較回路と、比較回路の比較結果により
前記選択回路の選択を制御する選択回路制御回路と、を
備え、走行レベルが切り換えられたときも、入出力装置
空間アクセスレジスタの内容の変更を行わないよう構成
する。

〔産業上の利用分野〕

本発明は情報処理装置の入出力装置（以下、ＩＯと略記
する）制御に係り、特に１０空間アクセスレジスタ（ア
クセスしている■０の状態情報等を格納するレジスタ）
の制御方式に関する。

近年の情報処理装置にはさまざまなＩＯが接続され、そ
の制御もますます複雑なものになってきた。このため、
各■０制御をマイクロプログラム等で制御を行っている
が、１０空間アクセスを行う際、他のＩＯにより制御を
邪魔されないために制御走行レベル（優先レベル）を高
位にレベルアップし処理を行う手段と、処理時間が長く
他の■０の邪魔をしない様に制御走行レベルを低位にレ
ベルダウンし処理を行う手段とを設ける必要がある。

本発明は、この制御走行レベルの変更に伴う処理を効率
化するための制御方式に関するものである。

〔従来の技術〕

従来は、ＩＯ空間アクセスレベルが走行レベルにより変
化する構成とした場合に、各ＫＯ空間アクセスレジスタ
は、システムに一つしか存在しなかったため、走行レベ
ルが切り替わる度にＩＯ空間アクセスレベルのデータを
バッファにセーブし、任意のデータをセットして、処理
終了においてリストア、といった処理が必ず必要であっ
た。

第４図は、従来例による■０空間アクセスレジスタ制御
の状況を示すタイムチャートである。

この処理装置には、１０１，１０２，１０３という三つ
の■０が接続されており、これらに対して走行レベルと
してそれぞれ１，２．３が設定しであるものとする。

（１）最も低レベルの１０３にアクセスし、ＩＯ空間ア
クセスレジスタにデータ“α”がセットしである状態の
とき、１０２からレベル２の割込みがかかると、走行レ
ベルはレベル２にｔｌ替わり、１０空間アクセスレジス
タの内容“α”はセーブバッファにセーブし、１０２の
状態情報等“Ｂ”をセットしなければならない。

（２）この時点で、１０１からレベルｌの割込みがかか
る六、走行レベルはｌに切り替わり、１０空間アクセス
レジスタの内容“Ｂ”をセーブバッファにセーブし、Ｉ
ｏｌの状態情報等“ｂ”をセットする。

（３１［０１の割込みに伴う処理が終了すると、セーブ
バッファにセーブしてあったデータ”Ｂ″をリストアし
て、ＩＯ空間アクセスレジスタにセットし、走行レベル
は２に戻る。

（４１１０２の制御において他の■０からの割込みを排
除するため、「セットレベル」命令によって、走行レベ
ルをレベルｌに切り替えた。このとき！０空間アクセス
レジスタの内容は＠Ｂ″のままである。

（５）他のｒｏからの邪魔を排除したい処理が終わった
ので「セットレベル」命令により、走行レベルを２に戻
した。

（６）　Ｉ　Ｏ２の制御が一応終了したので、セーブバ
ッファにセーブしてあったデータ“α”をリストアし、
ＩＯ空間アクセスレジスタにセットし、走行レベルをレ
ベル３に戻ス。

〔発明が解決しようとする課題〕

上記に説明のように、走行レベルが切り替わる度に、Ｉ
Ｏ空間アクセスレジスタのデータのバッファへのセーブ
、任意のデータのセット、処理終了におけるリストアが
必要であり、１０空間アクセスレジスタのセーブ／リス
トアのためのバッファ、及びセーブ／リストアの実行（
マイクロプログラム等による）にかがる時間が常につい
てまわり、走行レベルが多くなればセーブバッファのポ
インタのスタックも必要になりバッファの容量増大、セ
ーブ／リストア時間の損失、及びセーブ／リストアの単
純設計ミスによる障害等の問題が発生している。

本発明が解決しようとする課題は、このような従来の問
題点を解消したレジスタ制御方式を提供することにある
。

〔課題を解決するための手段〕

第１図は、上述の課題を解決するための手段を原理を示
すブロック図である。

図において、１は入出力装置空間アクセスレジスタであ
り、走行レベル毎に入出力装置状態情報等を格納する。

２はデコード回路であり、現走行レベル信号をデコード
した信号により入出力装置空間アクセスレジスタ１への
書込み信号を選択する。

３は選択回路であり、入出力装置空間アクセスレジスタ
１のうちの一つのレジスタを選択する。

４は書込みレベル記憶回路であり、入出力装置空間アク
セスレジスタ１へ書き込んだ走行レベルを記憶する。

５は比較回路であり、現走行レベルと書込みレベル記憶
回路４の記憶する走行レベルを比較する。

６は選択回路制御回路であり、比較回路５の比較結果に
より選択回路３の選択を制御する。

〔作　用〕

本発明では、第１図に示すように、入出力装置空間アク
セスレジスタ１を走行レベル毎に入出力装置状態情報を
格納するレベル毎レジスタで構成し、デコード回路２が
現走行レベル信号に従ってレジスタ書込み信号を選択す
る。

また、入出力装置空間アクセスレジスタ１に書き込んだ
走行レベルを記憶しておき、走行レベルが切り換えられ
たとき、比較回路５により入出力装置空間アクセスレジ
スタ１のどのレジスタを選択するかを判断し、選択回路
３を制御するようにしている。

従って、高位レベルに切り換えたられた場合も、入出力
装置空間アクセスレジスタ１の内容のセーブ／リストア
および再セットを行わなくても済むわけである。

〔実施例〕

以下第２図および第３図に示す実施例により、本発明を
さらに具体的に説明する。

第２図は、本発明の一実施例の回路構成を示す図である
。

図において、１０は■０空間アクセスレジスタであり、
レベル毎のレジスタ１１．１２．１３から成る。

２０はデコード回路であり、現走行レベル信号りをデコ
ードするデコーダ２１およびＡＮＤゲート２２゜２３、
２４から成る。

３０は選択回路であり、セレクト回路３１．３２．３３
およびマルチプレクサ３４から成る。

４０は書込みレベル記憶回路であり、レジスタ書込み信
号Ｗとクロック信号を入力とするＡＮＤゲート４１と書
込みレベルを記憶するフリップフロップ（ＦＦ）４２か
ら成り、ＩＯ空間アクセスレジスタ１０へ書込みを行っ
たレベルを記憶する。

５０は比較回路であり、フリップフロップ４２の記憶す
るレベルＷＬＶＬと現走行レベル信号りを比較し、（Ｗ
ＬＶＬ　≦現レベル）と（ＷＬＶＬ　＞現レベル）のい
ずれかの出力をオンとする。ただし、その大小関係は高
位のレベルの方を大とする。

６０は選択回路制御回路であり、フリップフロップ４２
の出力と比較回路５０の（ＷＬＶＬ≦現レベル現出ベル
入力とするＡＮＤゲー）６１と、現走行レベル信号りと
比較回路５０の（ＷＬＶＬ　＞現レベル）出力を入力と
するＡＮＤゲート６２と、ＯＲゲート６３と、デコーダ
６４と、切換え回路６５から成る。切換え回路６５は現
走行レベルのみによってＩＯ空間アクセスレジスタ１０
を選択することもできるようにするための切換え回路で
ある。

以下、本実施例回路の動作を、第３図に示すタイムチャ
ートによって説明する。

（１）いま、ＩＯ空間アクセスレジスタ１０には、レベ
ル３で“α”というデータが、レベル２では“Ａ”とい
うデータが、レベル１では“ａ″というデータが書き込
まれている状態で、レベル３で処理を実行していたとす
る。このとき、レベル２の割込みが発生すると、第２図
の現レベル信号りが３から２に変化する。しかし、比較
回路５０で（ＷＬＶＬ≦現レベルフレベルとなり、（ア
）の経路を通って■０空間アクセスレジスタはレジスタ
１３が選択される。即ち、レジスタ１３の内容を引きず
っている。次ぎに、レベル２で１０空間アクセスレジス
タ１２に“Ｂ”というデータを書き込むと、レジスタ書
込み信号Ｗがオンとなり、書込みレベル記憶回路の４２
のデータが３から２に変化する。これにより、（ＷＬＶ
Ｌ≦現レベルフレベルとなって経路（ア）を通って選択
されるＩＯ空間アクセスレジスタも１３から１２に切り
替わり、ｌＯ空間アクセスレジスタ１２のデータは“Ｂ
”となる。

（２）この状態で、レベル１の割込みが発生すると、現
レベル信号が２から１に変化する。しかし、比較回路５
０で（ＷＬＶＬ≦現レベルフレベルとなり　（ア）の経
路を通って１０空間アクセスレジスタはレジスタ１２が
選択される。即ち、レジスタ１２の内容を引きずってい
る。次ぎに、レベル１でＩＯ空間アクセスレジスタ１１
にｂ１というデータを書き込むと、レジスタ書込み信号
Ｗがオンとなり、書込みレベル記憶回路の４２のデータ
が２から１に変化する。これにより、（ＷＬＶＬ≦現レ
ベルフレベルとなって経路（ア）を通って選択されるＩ
Ｏ空間アクセスレジスタも１２から１１に切り替わり、
ＩＯ空間アクセスレジスタ１１のデータは“ｂ”となる
。

（３）レベルｌの割込みに伴う処理を終了し、走行レベ
ルが２に切り替えられると、比較回路５０の比較結果に
より経路（イ）を通ってＩＯ空間アクセスレジスタ１２
が選択される。

（４）レベル２で走行中、レベル１にレベルアップして
制御を行う場合は、現走行レベル信号りは２から１に切
り替わる。しかし、比較回路５０において（ＷＬＶＬ≦
現レベルフレベルとなって、（ア）の経路を通って、■
０空間アクセスレジスタは１２が選択される。

（５）次ぎに、レベル１で制御する処理が終了し、レベ
ル２に戻すと、現走行レベル信号りが１から２に変化す
る。これにより、比較回路５０において（ＷＬＶＬ≦現
レベルフレベルとなり　（ア）の経路を通るのでＴｏ空
間アクセスレジスタの選１尺は１２のままである。

（６）レベル２の割込み処理が終了すると、走行レベル
が３に戻り現走行レベル信号りが２から３に変化する。

これにより、比較回路５０において（ＷＬＶＬ　＞現レ
ベル）がオンとなり　（イ）の経路を通って、１０空間
アクセスレジスタの選択が１２から１３に切り替わる。

以上のように、書込みされたレベルを覚えていて走行レ
ベルが変化した場合でも、同一の■０空間アクセスレジ
スタを使用することにより、制御間アクセスレジスタ１
０の走行レベル毎の切替えも可能となる。

〔発明の効果〕

以上説明のように本発明によれば、走行レベルの切替え
を意識することなく同一の１０空間アクセスレジスタが
使用でき、レジスタのデータのセーブバッファおよびセ
ーブ／リストア時間を不必要とし、単純ミスによる障害
等を未然に防止でき、データ処理効率の向上に寄与する
効果は大である。

また、■０空間アクセスレジスタだけでなく、他の各レ
ベル毎に同一的使用を行うレジスタに対しても適用可能
である。

【図面の簡単な説明】

第１図は本発明の原理を示すブロック図、第２図は本発
明の一実施例の回路構成を示す図、第３図は本発明の一
実施例の動作を示すタイムチャート、 第４図は従来例の動作を示すタイムチャートである。 図面において、 １、ｌＯはＩＯ空間アクセスレジスタ、２．２０はデコ
ード回路、　　３，３０は選択回路、４．４０は書込み
レベル記憶回路、 ５．５０は比較回路、 ６．６０は選択回路制御回路、 １１、１２．１３はレジスタ、　　２１．６４はデコー
ダ、２２、２３．２４はＡＮＤゲート、 ３１、３２．３３はセレクト回路、３４はマルチプレク
サ、４１、６１．６２はＡＮＤゲート、 ４２はフリップフロップ、　　６３はＯＲゲート、６５
は切換え回路、 をそれぞれ示す。 Ｉ警−１嘘 ばツ Δ悴 区さ口 ′、き　　　へ Δ 本発明の原理を示すブロック図 第　　ｌ　　図

Claims (1)

1. 【特許請求の範囲】 複数の入出力装置を走行レベルに応じて制御する情報処
   理装置において、 走行レベル毎に入出力装置状態情報等を格納する入出力
   装置空間アクセスレジスタ（１）と、現走行レベル信号
   をデコードした信号により入出力装置空間アクセスレジ
   スタ（１）への書込み信号を選択するデコード回路（２
   ）と、 入出力装置空間アクセスレジスタ（１）のうちの一つの
   レジスタを選択する選択回路（３）と、入出力装置空間
   アクセスレジスタ（１）へ書き込んだ走行レベルを記憶
   する書込みレベル記憶回路（４）と、 現走行レベルと書込みレベル記憶回路（４）の記憶する
   走行レベルを比較する比較回路（５）と、比較回路（５
   ）の比較結果により選択回路（３）の選択を制御する選
   択回路制御回路（６）と、を備え、走行レベルが切り換
   えられたときも、入出力装置空間アクセスレジスタ（１
   ）の内容の変更を行わないよう構成したことを特徴とす
   る入出力装置空間アクセスレジスタ制御方式。