JPH0256756B2 - - Google Patents
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- JPH0256756B2 JPH0256756B2 JP58045344A JP4534483A JPH0256756B2 JP H0256756 B2 JPH0256756 B2 JP H0256756B2 JP 58045344 A JP58045344 A JP 58045344A JP 4534483 A JP4534483 A JP 4534483A JP H0256756 B2 JPH0256756 B2 JP H0256756B2
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- 239000003990 capacitor Substances 0.000 claims description 42
- 230000008878 coupling Effects 0.000 claims description 12
- 238000010168 coupling process Methods 0.000 claims description 12
- 238000005859 coupling reaction Methods 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims 5
- 230000005684 electric field Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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Description
【発明の詳細な説明】
発明の関連する技術分野
本発明は
ａ） 行および列に配列された複数個のメモリセ
ルと； ｂ） 各列に対するビツトラインと； ｃ） 各行に対するワードライン； とを具え、 ｄ） 各メモリセルはビツトラインに直列に結合
させたメモリセルトランジスタおよびメモリセ
ルコンデンサを含み、同一行におけるメモリセ
ルトランジスタの各ゲートを共通ワードライン
に結合させ； ｅ） 或る１つの行はその行に対応する各列のビ
ツトラインに直列に結合させた基準セルコンデ
ンサおよび基準セルトランジスタを含み； ｆ） 前記基準セルトランジスタのゲートに結合
させる前記ｅ）項にて述べた前記行に対する基
準ワードライン； も具え、 ｇ） 前記行以外の他の１つの行は、その行に対
応する各列にセンス増幅器を含み、かつセンス
増幅器の１つの入力端子を対応する列のビツト
ラインに結合させる結合手段を有しており； ｈ） 前記ビツトラインを直流電位にプレチヤー
ジするために給電ラインに前記ビツトラインを
接続したり、該給電ラインからビツトラインを
切離したりするための手段； も具えているメモリアレイに関するものである。
ルと； ｂ） 各列に対するビツトラインと； ｃ） 各行に対するワードライン； とを具え、 ｄ） 各メモリセルはビツトラインに直列に結合
させたメモリセルトランジスタおよびメモリセ
ルコンデンサを含み、同一行におけるメモリセ
ルトランジスタの各ゲートを共通ワードライン
に結合させ； ｅ） 或る１つの行はその行に対応する各列のビ
ツトラインに直列に結合させた基準セルコンデ
ンサおよび基準セルトランジスタを含み； ｆ） 前記基準セルトランジスタのゲートに結合
させる前記ｅ）項にて述べた前記行に対する基
準ワードライン； も具え、 ｇ） 前記行以外の他の１つの行は、その行に対
応する各列にセンス増幅器を含み、かつセンス
増幅器の１つの入力端子を対応する列のビツト
ラインに結合させる結合手段を有しており； ｈ） 前記ビツトラインを直流電位にプレチヤー
ジするために給電ラインに前記ビツトラインを
接続したり、該給電ラインからビツトラインを
切離したりするための手段； も具えているメモリアレイに関するものである。
メモリセルに単一コンデンサおよび単一MOS
トランジスタを利用するMOSランダム・アクセ
ス・メモリ（RAM）では、通常コンデンサの片
側、即ちフイールドプレートと称される側を給電
ラインに直接接続し、かつコンデンサを充電した
り、そのコンデンサの反対側をワードラインによ
つて駆動されるスイツチを介して所定レベルにプ
レチヤージされているビツトラインに放電させた
りすることによつてセンシング（セル状態検出）
を行なうようにしている。このコンデンサの充電
および放電によるビツトライン電圧の僅かな変化
が基準信号に対してセンス増幅器にて検出され
る。基準信号はセルコンデンサの充放電によつて
生ずるセル信号の値の大よそ1/2であるため、セ
ンス信号はセル信号の1/2となる。
トランジスタを利用するMOSランダム・アクセ
ス・メモリ（RAM）では、通常コンデンサの片
側、即ちフイールドプレートと称される側を給電
ラインに直接接続し、かつコンデンサを充電した
り、そのコンデンサの反対側をワードラインによ
つて駆動されるスイツチを介して所定レベルにプ
レチヤージされているビツトラインに放電させた
りすることによつてセンシング（セル状態検出）
を行なうようにしている。このコンデンサの充電
および放電によるビツトライン電圧の僅かな変化
が基準信号に対してセンス増幅器にて検出され
る。基準信号はセルコンデンサの充放電によつて
生ずるセル信号の値の大よそ1/2であるため、セ
ンス信号はセル信号の1/2となる。
発明の開示
本発明の目的は、単一トランジスタと単一コン
デンサとから成るメモリセルのアレイにて検出さ
れる検出信号が、単一トランジスタおよび単一コ
ンデンサから成るメモリセルを有している慣例の
メモリにて検出されるセル信号の約２倍となるよ
うにして、検出信号による動作および信頼度を改
善するようにした上述した種類のメモリアレイを
提供することにある。
デンサとから成るメモリセルのアレイにて検出さ
れる検出信号が、単一トランジスタおよび単一コ
ンデンサから成るメモリセルを有している慣例の
メモリにて検出されるセル信号の約２倍となるよ
うにして、検出信号による動作および信頼度を改
善するようにした上述した種類のメモリアレイを
提供することにある。
本発明は冒頭にて述べたメモリアレイにおい
て、該メモリアレイがさらに、 ｉ） 各列に対するフイールドプレートラインに
あつて、各列のメモリセルおよび基準セルを前
記列のビツトラインとフイールドプレートライ
ンとの間に結合させ、メモリセルコンデンサを
フイールドプレートラインに結合させ、かつ基
準セルコンデンサをビツトラインに結合させる
ようにするためのフイールドプレートラインと
； ｊ） 前記センス増幅器の他方の入力端子をフイ
ールドプレートラインに結合させるための手段
と； ｋ） フイールドプレートラインをビツトライン
と同じ直流電位にビツトラインと同時にプレチ
ヤージするために給電ラインにフイールドプレ
ートラインを接続したり、該給電ラインからフ
イールドプレートラインを切離したりするため
の手段； とを具えていることを特徴とする。
て、該メモリアレイがさらに、 ｉ） 各列に対するフイールドプレートラインに
あつて、各列のメモリセルおよび基準セルを前
記列のビツトラインとフイールドプレートライ
ンとの間に結合させ、メモリセルコンデンサを
フイールドプレートラインに結合させ、かつ基
準セルコンデンサをビツトラインに結合させる
ようにするためのフイールドプレートラインと
； ｊ） 前記センス増幅器の他方の入力端子をフイ
ールドプレートラインに結合させるための手段
と； ｋ） フイールドプレートラインをビツトライン
と同じ直流電位にビツトラインと同時にプレチ
ヤージするために給電ラインにフイールドプレ
ートラインを接続したり、該給電ラインからフ
イールドプレートラインを切離したりするため
の手段； とを具えていることを特徴とする。
本発明によれば、フイールドプレートを固定電
位点に直接接続しないで、ビツトラインをプレチ
ヤージする。レベルと全く等しい電圧レベルにフ
イールドプレートをプレチヤージする。さらに、
フイールドプレートはセンス増幅器の他方の入力
端子に接続し、ビツトラインは慣例の方法で正規
の入力端子に接続する。セルコンデンサの充・放
電はビツトラインの電圧を僅かに変化させるだけ
でなく、フイールドプレートの電圧を僅かにしか
も逆極性に変化せしめる。これがため、セル信号
はフイールドプレートの信号量だけ増分され、慣
例の回路によるセル信号の約２倍となる。慣例の
回路では斯かるセル信号は、セル信号の信号量の
大約1/2である基準信号に対して検出されるため、
この検出信号は慣例の回路にて得られる検出信号
の２倍となる。
位点に直接接続しないで、ビツトラインをプレチ
ヤージする。レベルと全く等しい電圧レベルにフ
イールドプレートをプレチヤージする。さらに、
フイールドプレートはセンス増幅器の他方の入力
端子に接続し、ビツトラインは慣例の方法で正規
の入力端子に接続する。セルコンデンサの充・放
電はビツトラインの電圧を僅かに変化させるだけ
でなく、フイールドプレートの電圧を僅かにしか
も逆極性に変化せしめる。これがため、セル信号
はフイールドプレートの信号量だけ増分され、慣
例の回路によるセル信号の約２倍となる。慣例の
回路では斯かるセル信号は、セル信号の信号量の
大約1/2である基準信号に対して検出されるため、
この検出信号は慣例の回路にて得られる検出信号
の２倍となる。
実施例の説明
以下図面につき本発明を説明する。
第１図にはフイールドプレートラインFP（１，
…，Ｍ）とビツトラインBL（１，…，Ｍ）とから
成るＭ列のメモリアレイを示してある。各列はＮ
個のメモリセルを包含しており、これらの各メモ
リセルはフイールドプレートラインFPとビツト
ラインBLとの間に直列に結合されるコンデンサ
１０およびトランジスタ１２を具えている。従つ
て、メモリセルにおけるコンデンサ１０の片側は
フイールドプレートラインFPに直接接続され、
コンデンサ１０の他端はメモリトランジスタ１２
を介してビツトラインBLに接続されたり、切離
されたりする。
…，Ｍ）とビツトラインBL（１，…，Ｍ）とから
成るＭ列のメモリアレイを示してある。各列はＮ
個のメモリセルを包含しており、これらの各メモ
リセルはフイールドプレートラインFPとビツト
ラインBLとの間に直列に結合されるコンデンサ
１０およびトランジスタ１２を具えている。従つ
て、メモリセルにおけるコンデンサ１０の片側は
フイールドプレートラインFPに直接接続され、
コンデンサ１０の他端はメモリトランジスタ１２
を介してビツトラインBLに接続されたり、切離
されたりする。
所定行におけるトランジスタ１２のゲートはす
べて多数のワードラインWL（１，…，Ｎ）の内
１本のワードラインに接続する。なお、ワードラ
インWLはＮ行の各メモリセルに対して１本ずつ
ある。これらのワードラインWLを行デコーダ１
４から供給される信号によつて選択的に作動させ
て、所定のワードラインWLの動作時に、そのワ
ードラインが属する行におけるすべてのコンデン
サ１０がビツトラインBLに接続せしめるように
することができる。
べて多数のワードラインWL（１，…，Ｎ）の内
１本のワードラインに接続する。なお、ワードラ
インWLはＮ行の各メモリセルに対して１本ずつ
ある。これらのワードラインWLを行デコーダ１
４から供給される信号によつて選択的に作動させ
て、所定のワードラインWLの動作時に、そのワ
ードラインが属する行におけるすべてのコンデン
サ１０がビツトラインBLに接続せしめるように
することができる。
各フイールドプレートラインFPはプレチヤー
ジトランジスタ１８を介して給電ライン１６に接
続されたり、切離されたりする。各ビツトライン
BLも別のプレチヤージトランジスタ２０を介し
て給電ライン１６に接続されたり、切離されたり
する。プレチヤージトランジスタ１８および２０
はこれらのトランジスタのゲートに接続するプレ
チヤージラインPCに供給される信号によつてス
イツチ・オンされたり、またはスイツチ・オフさ
れたりする。
ジトランジスタ１８を介して給電ライン１６に接
続されたり、切離されたりする。各ビツトライン
BLも別のプレチヤージトランジスタ２０を介し
て給電ライン１６に接続されたり、切離されたり
する。プレチヤージトランジスタ１８および２０
はこれらのトランジスタのゲートに接続するプレ
チヤージラインPCに供給される信号によつてス
イツチ・オンされたり、またはスイツチ・オフさ
れたりする。
各列はビツトラインBLとフイールドプレート
ラインFPとの間に直列に接続される基準コンデ
ンサ２２と基準トランジスタ２４とを備えている
基準セルを包含している。セル構体１０，１２の
場合とは異なり、基準セルでは基準コンデンサ２
２をビツトラインBLに接続し、基準トランジス
タ２４をフイールドプレートラインFPに接続す
る。基準トランジスタ２４のゲートは基準ワード
ラインRWLに接続する。基準コンデンサ２２と
基準トランジスタ２４との接続点である各基準セ
ル接続点RCNと、接地ラインGNDとの間にはス
イツチングトランジスタ２６を接続する。これら
のスイツチングトランジスタ２６のすべてのゲー
トを接続する基準セルブリセツトラインRPCは
基準セルコンデンサ２２の容量値は1/2Ｃ、即ち
メモリセルコンデンサ１０の容量値Ｃの1/2とす
る。
ラインFPとの間に直列に接続される基準コンデ
ンサ２２と基準トランジスタ２４とを備えている
基準セルを包含している。セル構体１０，１２の
場合とは異なり、基準セルでは基準コンデンサ２
２をビツトラインBLに接続し、基準トランジス
タ２４をフイールドプレートラインFPに接続す
る。基準トランジスタ２４のゲートは基準ワード
ラインRWLに接続する。基準コンデンサ２２と
基準トランジスタ２４との接続点である各基準セ
ル接続点RCNと、接地ラインGNDとの間にはス
イツチングトランジスタ２６を接続する。これら
のスイツチングトランジスタ２６のすべてのゲー
トを接続する基準セルブリセツトラインRPCは
基準セルコンデンサ２２の容量値は1/2Ｃ、即ち
メモリセルコンデンサ１０の容量値Ｃの1/2とす
る。
各列における各フイールドプレートラインFP
は結線トランジスタ２８を介してセンス（検出）
増幅器の一方の接続点１に接続し、同様に、各列
における各ビツトラインBLは他の結線トランジ
スタ３０を介してセンス増幅器の他方の接続点２
に接続する。各トランジスタ２８および３０のゲ
ートを結ぶ接続および再接続用パルス送給ライン
φ１およびφ２は、フイールドプレートライン
FPおよびビツトラインBLをセンス増幅器接続点
１および２にそれぞれ接続および再接続するのに
使用する。センス増幅器はクロス結合させたトラ
ンジスタ対３２と３４とで構成する。センス増幅
トランジスタの接続点１および２への接続側とは
反対側はセンス増幅器ブルダウンラインφSに接
続する。
は結線トランジスタ２８を介してセンス（検出）
増幅器の一方の接続点１に接続し、同様に、各列
における各ビツトラインBLは他の結線トランジ
スタ３０を介してセンス増幅器の他方の接続点２
に接続する。各トランジスタ２８および３０のゲ
ートを結ぶ接続および再接続用パルス送給ライン
φ１およびφ２は、フイールドプレートライン
FPおよびビツトラインBLをセンス増幅器接続点
１および２にそれぞれ接続および再接続するのに
使用する。センス増幅器はクロス結合させたトラ
ンジスタ対３２と３４とで構成する。センス増幅
トランジスタの接続点１および２への接続側とは
反対側はセンス増幅器ブルダウンラインφSに接
続する。
センス増幅器接続点１および２は、列デコーダ
３６から出ているＭ本のラインφY（１，…，Ｍ）
の内から選択した復号化パルスによつて或る１つ
の列のセンス増幅器接続点１および２がデータバ
ス対DB1およびDB2に接続されるだけとする。
このような接続はセンス増幅器接続点１および２
とデータバス対DB1およびDB2との間に接続し
た結線用トランジスタ３８および４０のゲートの
復号化パルスを送給することによつて行なう。デ
ータバスDB1およびDB2はデータ入力／出力回
路４２に接続する。
３６から出ているＭ本のラインφY（１，…，Ｍ）
の内から選択した復号化パルスによつて或る１つ
の列のセンス増幅器接続点１および２がデータバ
ス対DB1およびDB2に接続されるだけとする。
このような接続はセンス増幅器接続点１および２
とデータバス対DB1およびDB2との間に接続し
た結線用トランジスタ３８および４０のゲートの
復号化パルスを送給することによつて行なう。デ
ータバスDB1およびDB2はデータ入力／出力回
路４２に接続する。
読取り操作の開始時には、フイールドプレート
ラインFP、ビツトラインBL、デーダバス対DB1
およびDB2、並びにセンス増幅器の共通ライン
φSを、本例の場合5Vに相当する給電ライン１６
に現われる供給電圧Vccに接続する。以下セル容
量Ｃ（Ｉ，Ｊ）の内容を読取る場合につき説明す
る。第２Ａおよび２Ｂ図は読取り操作の場合に、
各ラインに現われる電圧波形図である。時間t1に
はビツトラインBLおよびフイールドプレートラ
インFPを給電線１６から外して、5Vに浮動させ
たままとし、かつプレチヤージラインPCを０ボ
ルトとする。また、基準セルリセツトライン
RPCを０ボルトに切換えて、基準セルコンデン
サ接続点RON（Ｉ）〜RON（Ｍ）を分離させる。
ラインFP、ビツトラインBL、デーダバス対DB1
およびDB2、並びにセンス増幅器の共通ライン
φSを、本例の場合5Vに相当する給電ライン１６
に現われる供給電圧Vccに接続する。以下セル容
量Ｃ（Ｉ，Ｊ）の内容を読取る場合につき説明す
る。第２Ａおよび２Ｂ図は読取り操作の場合に、
各ラインに現われる電圧波形図である。時間t1に
はビツトラインBLおよびフイールドプレートラ
インFPを給電線１６から外して、5Vに浮動させ
たままとし、かつプレチヤージラインPCを０ボ
ルトとする。また、基準セルリセツトライン
RPCを０ボルトに切換えて、基準セルコンデン
サ接続点RON（Ｉ）〜RON（Ｍ）を分離させる。
t1の直後の時間t2にはワードラインWL（Ｉ）が
行デコーダ１４によつて選択され、これに伴なつ
て基準ワードラインRWLが7.5Vに切換えられ
る。トランジスタのスレツシヨルド電圧は1Vと
する。先ずメモリセルが“０”（メモリセル接続
点CN（Ｉ，Ｊ）の電圧が０ボルト）の場合につ
き考察する。この場合、メモリセル接続点の電圧
はビツトライン電圧にまで上昇する。フイールド
プレートラインおよびビツトラインの双方の容量
（CFPおよびCBL）はメモリセルの容量Ｃよりも遥
かに大きいため、メモリセルコンデンサの電荷
CVccはフイールドプレートラインFP（Ｊ）にダン
プされ、かつ電荷量は同じであるが、極性が反対
の電荷がビツトラインBL（Ｊ）から抽出される。
これに対し、基準セルコンデンサCR（Ｊ）の電荷
量（1/2CVcc）はビツトラインBL（Ｊ）にダンプ
され、かつフイールドプレートラインFP（Ｊ）か
ら抽出される。この結果、正味の電荷量1/2Vccが
フイールドプレートラインFP（Ｊ）にダンプさ
れ、かつビツトラインBL（Ｊ）から抽出される。
CFPとCBLが等しい場合には、フイールドプレート
ライン電圧が1/2ΔVだけ上昇し、ビツトライン
電圧が同量の1/2ΔVだけ降下する。これにより
フイールドプレートラインFP（Ｊ）とビツトライ
ンBL（Ｊ）との間の電圧差はΔVとなる。第２Ａ
図ｇ，ｈおよびｉ参照。
行デコーダ１４によつて選択され、これに伴なつ
て基準ワードラインRWLが7.5Vに切換えられ
る。トランジスタのスレツシヨルド電圧は1Vと
する。先ずメモリセルが“０”（メモリセル接続
点CN（Ｉ，Ｊ）の電圧が０ボルト）の場合につ
き考察する。この場合、メモリセル接続点の電圧
はビツトライン電圧にまで上昇する。フイールド
プレートラインおよびビツトラインの双方の容量
（CFPおよびCBL）はメモリセルの容量Ｃよりも遥
かに大きいため、メモリセルコンデンサの電荷
CVccはフイールドプレートラインFP（Ｊ）にダン
プされ、かつ電荷量は同じであるが、極性が反対
の電荷がビツトラインBL（Ｊ）から抽出される。
これに対し、基準セルコンデンサCR（Ｊ）の電荷
量（1/2CVcc）はビツトラインBL（Ｊ）にダンプ
され、かつフイールドプレートラインFP（Ｊ）か
ら抽出される。この結果、正味の電荷量1/2Vccが
フイールドプレートラインFP（Ｊ）にダンプさ
れ、かつビツトラインBL（Ｊ）から抽出される。
CFPとCBLが等しい場合には、フイールドプレート
ライン電圧が1/2ΔVだけ上昇し、ビツトライン
電圧が同量の1/2ΔVだけ降下する。これにより
フイールドプレートラインFP（Ｊ）とビツトライ
ンBL（Ｊ）との間の電圧差はΔVとなる。第２Ａ
図ｇ，ｈおよびｉ参照。
ついでセルが“１”の場合がつき考察する。セ
ル接続点ON（Ｉ，Ｊ）の電圧は時間t2以前は５ボ
ルトである。この場合、メモリセルのコンデンサ
Ｃ（Ｉ，Ｊ）には電荷がなく、従つてフイールド
プレートラインFP（Ｊ）に電荷がダンプされた
り、或いはビツトラインBL（Ｊ）から電荷が抽出
されることもない。しかし、基準セルコンデンサ
２２の電荷は依然としてビツトラインBL（Ｊ）に
ダンプされ、その電荷量と等量の電荷がフイール
ドプレートラインFP（Ｊ）から抽出される。この
結果、フイールドプレートラインFP（Ｊ）および
ビツトラインBL（Ｊ）並びにセンス増幅器の接続
点１および２における電圧は−ΔV（ΔV＝Ｖ(1)−
Ｖ(2)）の反対の電圧差となる。第２Ｂ図ｊおよび
ｋ参照。
ル接続点ON（Ｉ，Ｊ）の電圧は時間t2以前は５ボ
ルトである。この場合、メモリセルのコンデンサ
Ｃ（Ｉ，Ｊ）には電荷がなく、従つてフイールド
プレートラインFP（Ｊ）に電荷がダンプされた
り、或いはビツトラインBL（Ｊ）から電荷が抽出
されることもない。しかし、基準セルコンデンサ
２２の電荷は依然としてビツトラインBL（Ｊ）に
ダンプされ、その電荷量と等量の電荷がフイール
ドプレートラインFP（Ｊ）から抽出される。この
結果、フイールドプレートラインFP（Ｊ）および
ビツトラインBL（Ｊ）並びにセンス増幅器の接続
点１および２における電圧は−ΔV（ΔV＝Ｖ(1)−
Ｖ(2)）の反対の電圧差となる。第２Ｂ図ｊおよび
ｋ参照。
時間t2におけるラインφ１およびφ２の電圧は
依然として7.5ボルトのままである。従つて、各
列におけるセンス増幅器接続点１および２におけ
る電圧Ｖ(1)およびＶ(2)もその列と行ラインＩによ
つて選択されるセルの内容に基づいて±ΔVだけ
相違する。
依然として7.5ボルトのままである。従つて、各
列におけるセンス増幅器接続点１および２におけ
る電圧Ｖ(1)およびＶ(2)もその列と行ラインＩによ
つて選択されるセルの内容に基づいて±ΔVだけ
相違する。
各列のフイールドプレートラインFPおよびビ
ツトラインBLの双方は時間t3にセンス増幅器接
続点１および２から切離される。第２Ａ図（ｃお
よびｄ）参照。斯かるt3の時点にラインφ１およ
びφ２が０ボルトに切換えられる。フイールドプ
レートラインFPとビツトラインBLとの間の電圧
差およびセンス増幅器接続点１と２との間の電圧
差も一定値に留まるが、接続点の電圧はいずれも
容量性結合のために低くなり、同一電圧デイツプ
（たるみ）を呈する。
ツトラインBLの双方は時間t3にセンス増幅器接
続点１および２から切離される。第２Ａ図（ｃお
よびｄ）参照。斯かるt3の時点にラインφ１およ
びφ２が０ボルトに切換えられる。フイールドプ
レートラインFPとビツトラインBLとの間の電圧
差およびセンス増幅器接続点１と２との間の電圧
差も一定値に留まるが、接続点の電圧はいずれも
容量性結合のために低くなり、同一電圧デイツプ
（たるみ）を呈する。
時間t4には第２Ａおよび２Ｂ図ｅ，ｇ，ｈ，ｊ
およびｋに示すように、すべてのセンス増幅器の
共通接続ラインφSに適当な“プルダウン”信号
が供給されることによつて、各列のセンス増幅器
における接続点１および２の電圧Ｖ(1)とＶ(2)との
間の電圧差が検出（センス）されると共に増幅さ
れる。ついで十分な時間を経た時間t5以後に、す
べての列のビツトラインBLは、ラインφ２に適
当なパルスが供給されて接続点２に再接続され
る。時間t5の直前にはデータバス対DB1および
DB2が給電ライン（Vcc）から外れて、5Vに浮動
している。なお、列Ｊのセンス増幅器接続点１お
よび２は復号パルス送給ラインφY（Ｊ）からのパ
ルスによつてデータバス対DB1およびDB2に接
続される。さらに、データバス対の電圧状態は第
２Ａおよび２Ｂ図ｆ〜ｌに示すように、データI/
Ｏ回路によつて出力ピンに転送される。
およびｋに示すように、すべてのセンス増幅器の
共通接続ラインφSに適当な“プルダウン”信号
が供給されることによつて、各列のセンス増幅器
における接続点１および２の電圧Ｖ(1)とＶ(2)との
間の電圧差が検出（センス）されると共に増幅さ
れる。ついで十分な時間を経た時間t5以後に、す
べての列のビツトラインBLは、ラインφ２に適
当なパルスが供給されて接続点２に再接続され
る。時間t5の直前にはデータバス対DB1および
DB2が給電ライン（Vcc）から外れて、5Vに浮動
している。なお、列Ｊのセンス増幅器接続点１お
よび２は復号パルス送給ラインφY（Ｊ）からのパ
ルスによつてデータバス対DB1およびDB2に接
続される。さらに、データバス対の電圧状態は第
２Ａおよび２Ｂ図ｆ〜ｌに示すように、データI/
Ｏ回路によつて出力ピンに転送される。
列復号化パルス送給ラインφY（Ｊ）によつて選
択されない列のラインφ２によつてビツトライン
BLが接続点２に接続される瞬時にビツトライン
BLと接続点２との間にて電荷の分配が行なわれ、
放電状態にある接続点Ｉの電圧が上昇するように
なる。これを第２Ｂ図ｍおよびｎに示してある。
このようなことは設計次第で許容レベルにまで最
小にすることができる。これは第２Ａおよび２Ｂ
図ｈおよびｋに示す選択列Ｊについても云えるこ
とである。
択されない列のラインφ２によつてビツトライン
BLが接続点２に接続される瞬時にビツトライン
BLと接続点２との間にて電荷の分配が行なわれ、
放電状態にある接続点Ｉの電圧が上昇するように
なる。これを第２Ｂ図ｍおよびｎに示してある。
このようなことは設計次第で許容レベルにまで最
小にすることができる。これは第２Ａおよび２Ｂ
図ｈおよびｋに示す選択列Ｊについても云えるこ
とである。
パルスWL（Ｉ）、RWLおよびφY（Ｊ）は第２
Aaおよびｆに示すように、時間t6には消失する。
この瞬時t6に行Ｉにおける各セルの内容は読取以
前に送在していたレベルにリストアされる。
Aaおよびｆに示すように、時間t6には消失する。
この瞬時t6に行Ｉにおける各セルの内容は読取以
前に送在していたレベルにリストアされる。
時間t7にはビツトラインBLおよびフイールド
プレートラインFPをプレチヤージし、かつ給電
ライン（Vcc＝5V）に再度接続することができ、
またこの際基準セルは基準セルプリセツトライン
RPCのパルスによつてリセツトされる。第２Ａ
および２Ｂ図参照。ついでフイールドプレートラ
インFPを接続点１に接続し得るのは時間t8にラ
インφ１にパルスを供給する場合だけである。フ
イールドプレートラインFPの電圧は必ずしも給
電電圧よりも遥かに低い電圧値に降下させる必要
はなく、さもないとセル電荷がなくなつてしまう
からである。
プレートラインFPをプレチヤージし、かつ給電
ライン（Vcc＝5V）に再度接続することができ、
またこの際基準セルは基準セルプリセツトライン
RPCのパルスによつてリセツトされる。第２Ａ
および２Ｂ図参照。ついでフイールドプレートラ
インFPを接続点１に接続し得るのは時間t8にラ
インφ１にパルスを供給する場合だけである。フ
イールドプレートラインFPの電圧は必ずしも給
電電圧よりも遥かに低い電圧値に降下させる必要
はなく、さもないとセル電荷がなくなつてしまう
からである。
書込みサイクルは選択列（Ｊ）以外のすべての
列においては読取り操作に類似するものである。
セル（Ｉ，Ｊ）に“書込み”をしたい場合につき
考察する。時間t5の時点までは列（Ｊ）の書込み
操作は読取り操作と同じである。読取り操作では
データバス対DB1およびDB2の電圧状態がセル
内容の結果となる。書込み操作では、データバス
対DB1およびDB2の状態をデータＩ／Ｏ回路４
２から取外して、セル（Ｉ，Ｊ）に転送する。こ
の場合の書込み操作も読取り操作と同様である。
列においては読取り操作に類似するものである。
セル（Ｉ，Ｊ）に“書込み”をしたい場合につき
考察する。時間t5の時点までは列（Ｊ）の書込み
操作は読取り操作と同じである。読取り操作では
データバス対DB1およびDB2の電圧状態がセル
内容の結果となる。書込み操作では、データバス
対DB1およびDB2の状態をデータＩ／Ｏ回路４
２から取外して、セル（Ｉ，Ｊ）に転送する。こ
の場合の書込み操作も読取り操作と同様である。
メモリアレイの構成は種々変更することがで
き、作動モードおよび波形のタイミングも種々変
更し得ることは明らかである。さらに、基準セル
の配置およびセンス回路も種々変更することがで
きることも勿論である。
き、作動モードおよび波形のタイミングも種々変
更し得ることは明らかである。さらに、基準セル
の配置およびセンス回路も種々変更することがで
きることも勿論である。
本発明に由来する検出信号出力の改善を説明す
るに当り、従来の代表的なメモリセルおよびセン
ス増幅回路を参照してその説明をする。
るに当り、従来の代表的なメモリセルおよびセン
ス増幅回路を参照してその説明をする。
第３図は従来のメモリセルおよびセンス増幅回
路の一例を示したものであり、この場合のメモリ
セルはフイールドプレートラインFPとビツトラ
インBLとの間に直列に接続されるコンデンサ５
０とトランジスタ５２とを包含している。フイー
ルドプレートラインFPとビツトラインBLの双方
は電圧Vccを給電する給電ライン５４に直接接続
する。トランジスタ５２は、アレイのＩ番目のセ
ルを選択することを意味するワードラインWL
（Ｉ）に送給されるパルスがゲートに供給されて
作動する。
路の一例を示したものであり、この場合のメモリ
セルはフイールドプレートラインFPとビツトラ
インBLとの間に直列に接続されるコンデンサ５
０とトランジスタ５２とを包含している。フイー
ルドプレートラインFPとビツトラインBLの双方
は電圧Vccを給電する給電ライン５４に直接接続
する。トランジスタ５２は、アレイのＩ番目のセ
ルを選択することを意味するワードラインWL
（Ｉ）に送給されるパルスがゲートに供給されて
作動する。
ビツトラインBLは給電ライン５４に接続され
ておらず、このビツトラインのメモリセル側は交
差結合させたトランジスタ５６および５７を含む
センス増幅器SAの一方の接続点１に接続すると
共に、ビツトラインのメモリセル側とは反対側は
センス増幅器SAの他方の接続点２に接続する。
この第２接続点２には基準セルを接続する。な
お、この基準セルはフイールドプレートライン
FPとビツトラインBLとの間に直列に接続される
基準コンデンサ５８と基準トランジスタ６０とを
具えている。基準コンデンサ５８の容量値は1/2
Ｃとし、メモリセルのコンデンサ５０の容量値は
Ｃとする。基準セル接続点RCNはトランジスタ
６２と直列に接続し、このトランジスタのゲート
は基準セルプリセツトラインRPCに結合させる。
基準セルトランジスタ６０のゲートには基準ワー
ドラインRWLを結合させる。なお、ビツトライ
ンの容量はCBLにて示してある。センス増幅器の
トランジスタ５６および５７の共通接続の電極側
にはセンス増幅器のプルダウンラインφSを接続
する。
ておらず、このビツトラインのメモリセル側は交
差結合させたトランジスタ５６および５７を含む
センス増幅器SAの一方の接続点１に接続すると
共に、ビツトラインのメモリセル側とは反対側は
センス増幅器SAの他方の接続点２に接続する。
この第２接続点２には基準セルを接続する。な
お、この基準セルはフイールドプレートライン
FPとビツトラインBLとの間に直列に接続される
基準コンデンサ５８と基準トランジスタ６０とを
具えている。基準コンデンサ５８の容量値は1/2
Ｃとし、メモリセルのコンデンサ５０の容量値は
Ｃとする。基準セル接続点RCNはトランジスタ
６２と直列に接続し、このトランジスタのゲート
は基準セルプリセツトラインRPCに結合させる。
基準セルトランジスタ６０のゲートには基準ワー
ドラインRWLを結合させる。なお、ビツトライ
ンの容量はCBLにて示してある。センス増幅器の
トランジスタ５６および５７の共通接続の電極側
にはセンス増幅器のプルダウンラインφSを接続
する。
読取り操作に当り、ラインWL（Ｉ）、RWL、
RPCおよびφSは第２Ａ図に示したものと同じ時
間系列に沿つて作動させるものとする。時間t2に
はWL（Ｉ）およびRWLの双方が7.5ボルトに切換
えられる。
RPCおよびφSは第２Ａ図に示したものと同じ時
間系列に沿つて作動させるものとする。時間t2に
はWL（Ｉ）およびRWLの双方が7.5ボルトに切換
えられる。
メモリセルが“０”、即ちセル接続点の電圧が
０ボルトの場合につき考察する。時間t2にメモリ
セルは、CBL≫ＣであるからビツトラインBLから
電荷CVccを抽出する。これによりビツトライン
BLでは−ΔVの電圧降下が生ずる。この際基準
セルはセンス増幅器SAの反対側、即ち接続点２
の側に接続されるビツトラインから電荷1/2CVcc
を抽出するため、このビツトラインの電圧は−1/
２ΔV降下する。従つて、ビツトラインと交差セ
ンス増幅器との間の電圧差はワードラインの選択
後に1/2ΔVとなる。時間t4にこの信号が検出さ
れ、かつプルダウンラインφSに適当なパルスが
供給されて上記検出信号は増幅される。
０ボルトの場合につき考察する。時間t2にメモリ
セルは、CBL≫ＣであるからビツトラインBLから
電荷CVccを抽出する。これによりビツトライン
BLでは−ΔVの電圧降下が生ずる。この際基準
セルはセンス増幅器SAの反対側、即ち接続点２
の側に接続されるビツトラインから電荷1/2CVcc
を抽出するため、このビツトラインの電圧は−1/
２ΔV降下する。従つて、ビツトラインと交差セ
ンス増幅器との間の電圧差はワードラインの選択
後に1/2ΔVとなる。時間t4にこの信号が検出さ
れ、かつプルダウンラインφSに適当なパルスが
供給されて上記検出信号は増幅される。
本発明によるフイールドプレート検出法では、
ワードラインの選択後にセンス増幅器SA間の電
圧差をΔVとすることにより検出信号を２倍のフ
アクタだけ改善することになる。このことは、ア
ドバンス−ダイナミツクメモリではセンス信号が
現時点では限界に近い小さな値であるため極めて
重要な改善であると云える。
ワードラインの選択後にセンス増幅器SA間の電
圧差をΔVとすることにより検出信号を２倍のフ
アクタだけ改善することになる。このことは、ア
ドバンス−ダイナミツクメモリではセンス信号が
現時点では限界に近い小さな値であるため極めて
重要な改善であると云える。
第１図は本発明によるメモリアレイの一例を一
部ブロツクにて示す線図、第２Ａおよび２Ｂ図は
第１図のメモリアレイにおける１つのメモリセル
に対する読取り操作説明用の電圧波形図、第３図
は従来のメモリセルアレイの一部を示す線図であ
る。 FP（１……Ｍ）…フイールドプレートライン、
BL（１……Ｍ）…ビツトライン、WL（１……Ｎ）
…ワードライン、PC…プレチヤージライン、
RWL…基準ワードライン、RCN…基準セル接続
点、RPC…基準セルプリセツトライン、GND…
接地ライン、φ１，φ２…接続用パルス送給ライ
ン、φS…センス増幅器プルダウンライン、φY
（１……Ｍ）…復号化パルス送給ライン、DB1，
DB2…データバス、CN…セルコンデンサ接続
点、RCN（１……Ｍ）…基準セルコンデンサ接続
点、Ｃ（Ｍ，Ｎ）…セル容量、１，２…センス増
幅器接続点、１０…メモリセルコンデンサ、１２
…メモリセルトランジスタ、１４…行デコーダ、
１６…給電ライン、１８，２０…プレチヤージト
ランジスタ、２２…基準コンデンサ、２４…基準
トランジスタ、２６…スイツチングトランジス
タ、２８，３０…結線トランジスタ、３２，３４
…センス増幅器、３６…列デコーダ、３８，４０
…結線用トランジスタ、４２…データ入／出力回
路。
部ブロツクにて示す線図、第２Ａおよび２Ｂ図は
第１図のメモリアレイにおける１つのメモリセル
に対する読取り操作説明用の電圧波形図、第３図
は従来のメモリセルアレイの一部を示す線図であ
る。 FP（１……Ｍ）…フイールドプレートライン、
BL（１……Ｍ）…ビツトライン、WL（１……Ｎ）
…ワードライン、PC…プレチヤージライン、
RWL…基準ワードライン、RCN…基準セル接続
点、RPC…基準セルプリセツトライン、GND…
接地ライン、φ１，φ２…接続用パルス送給ライ
ン、φS…センス増幅器プルダウンライン、φY
（１……Ｍ）…復号化パルス送給ライン、DB1，
DB2…データバス、CN…セルコンデンサ接続
点、RCN（１……Ｍ）…基準セルコンデンサ接続
点、Ｃ（Ｍ，Ｎ）…セル容量、１，２…センス増
幅器接続点、１０…メモリセルコンデンサ、１２
…メモリセルトランジスタ、１４…行デコーダ、
１６…給電ライン、１８，２０…プレチヤージト
ランジスタ、２２…基準コンデンサ、２４…基準
トランジスタ、２６…スイツチングトランジス
タ、２８，３０…結線トランジスタ、３２，３４
…センス増幅器、３６…列デコーダ、３８，４０
…結線用トランジスタ、４２…データ入／出力回
路。
Claims (1)
- 【特許請求の範囲】 １ ａ） 行および列に配列された複数個のメモ
リセルと； ｂ） 各列に対するビツトラインと； ｃ） 各行に対するワードライン； とを具え、 ｄ） 各メモリセルはビツトラインに直列に結合
させたメモリセルトランジスタおよびメモリセ
ルコンデンサを含み、同一行におけるメモリセ
ルトランジスタの各ゲートを共通ワードライン
に結合させ； ｅ） 或る１つの行はその行に対応する各列のビ
ツトラインに直列に結合させた基準セルコンデ
ンサおよび基準セルトランジスタを含み； ｆ） 前記基準セルトランジスタのゲートに結合
させる前記ｅ）項にて述べた前記行に対する基
準ワードライン； も具え、 ｇ） 前記行以外の他の１つの行は、その行に対
応する各列にセンス増幅器を含み、かつセンス
増幅器の１つの入力端子を対応する列のビツト
ラインに結合させる結合手段を有しており； ｈ） 前記ビツトラインを直流電位にプレチヤー
ジするために給電ラインに前記ビツトラインを
接続したり、該給電ラインからビツトラインを
切離したりするための手段； も具えているメモリアレイにおいて、該メモリア
レイがさらに、 ｉ） 各列に対するフイールドプレートラインに
あつて、各列のメモリセルおよび基準セルを前
記列のビツトラインとフイールドプレートライ
ンとの間に結合させ、メモリセルコンデンサを
フイールドプレートラインに結合させ、かつ基
準セルコンデンサをビツトラインに結合させる
ようにするためのフイールドプレートラインと
； ｊ） 前記センス増幅器の他方の入力端子をフイ
ールドプレートラインに結合させるための手段
と； ｋ） フイールドプレートラインをビツトライン
と同じ直流電位にビツトラインと同時にプレチ
ヤージするために給電ラインにフイールドプレ
ートラインを接続したり、該給電ラインからフ
イールドプレートラインを切離したりするため
の手段； とを具えていることを特徴とするメモリアレイ。 ２ 特許請求の範囲１記載のメモリアレイにおい
て、前記基準セルコンデンサと基準セルトランジ
スタとの共通接続点を基準電位結合手段を介して
基準電位点に結合させるようにしたことを特徴と
するメモリアレイ。 ３ 特許請求の範囲２記載のメモリセルにおい
て、前記基準電位結合手段が、共通接地ラインと
；該接地ラインと前記共通接続点との間に接続し
た電界効果トランジスタと；これらの電界効果ト
ランジスタのゲートを共通に接続する基準セルプ
リセツトライン；とを含むようにしたことを特徴
とするメモリアレイ。 ４ 特許請求の範囲１記載のメモリアレイにおい
て、前記ｇ）およびｊ）項のセンス増幅器結合手
段が、各列にて前記フイールドプレートラインと
前記一方の入力接続点との間に接続する第１電界
効果トランジスタと；各列にて前記ビツトライン
と前記他方の入力接続点との間に接続する第２電
界効果トランジスタと；すべての列における前記
第１電界効果トランジスタのゲートを共通に接続
するフイールドプレート切離ラインと；すべての
列における前記第２電界効果トランジスタのゲー
トを共通に接続するビツトライン切離ライン；と
を含むようにしたことを特徴とするメモリアレ
イ。 ５ 特許請求の範囲１記載のメモリアレイにおい
て、前記ｈ）およびｋ）項の手段が、給電線と；
各列にて該給電線と対応するフイールドプレート
ラインとの間に接続する第１プレチヤージトラン
ジスタと；各列にて前記給電線と対応するビツト
ラインとの間に接続する第２プレチヤージトラン
ジスタと；前記第１および第２プレチヤージトラ
ンジスタのゲートを共通に接続するプレチヤージ
ラインとを含むようにしたことを特徴とするメモ
リアレイ。 ６ 特許請求の範囲１記載のメモリアレイにおい
て、前記基準セルコンデンサの容量値を前記メモ
リセルコンデンサの容量値の１／２としたことを
特徴とするメモリアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US360088 | 1982-03-19 | ||
| US06/360,088 US4420822A (en) | 1982-03-19 | 1982-03-19 | Field plate sensing in single transistor, single capacitor MOS random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171789A JPS58171789A (ja) | 1983-10-08 |
| JPH0256756B2 true JPH0256756B2 (ja) | 1990-12-03 |
Family
ID=23416535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045344A Granted JPS58171789A (ja) | 1982-03-19 | 1983-03-19 | メモリアレイ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4420822A (ja) |
| EP (1) | EP0089720B1 (ja) |
| JP (1) | JPS58171789A (ja) |
| KR (1) | KR910000967B1 (ja) |
| CA (1) | CA1194234A (ja) |
| DE (1) | DE3381265D1 (ja) |
| IE (1) | IE54669B1 (ja) |
| MX (1) | MX155995A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE151898T1 (de) * | 1984-01-05 | 1985-11-21 | Mostek Corp., Carrollton, Tex. | Verfahren und anordnung zur ausgleichung einer speicherzelle. |
| JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS60258795A (ja) * | 1984-06-04 | 1985-12-20 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS60258793A (ja) * | 1984-06-04 | 1985-12-20 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPS60258796A (ja) * | 1984-06-04 | 1985-12-20 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS60258794A (ja) * | 1984-06-04 | 1985-12-20 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| JPS6177193A (ja) * | 1984-09-25 | 1986-04-19 | Toshiba Corp | ダイナミツク型メモリ |
| JPS6196594A (ja) * | 1984-10-16 | 1986-05-15 | Toshiba Corp | 半導体記憶装置 |
| JPS61144795A (ja) * | 1984-12-17 | 1986-07-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS61178795A (ja) * | 1985-02-01 | 1986-08-11 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPH0731909B2 (ja) * | 1986-06-20 | 1995-04-10 | 富士通株式会社 | 半導体記憶装置の動作方法 |
| JPH0250393A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | ダイナミック型ランダム・アクセス・メモリ |
| GB9007793D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dram cell plate and precharge voltage generator |
| KR960009959B1 (ko) * | 1994-03-11 | 1996-07-25 | 현대전자산업 주식회사 | 디램 셀 접속방법 |
| KR100275107B1 (ko) | 1997-12-30 | 2000-12-15 | 김영환 | 강유전체메모리장치및그구동방법 |
| JP2000187990A (ja) * | 1998-12-24 | 2000-07-04 | Nec Corp | センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法 |
| DE10017368B4 (de) * | 2000-04-07 | 2005-12-15 | Infineon Technologies Ag | Verfahren zum Betrieb eines integrierten Speichers |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3760381A (en) * | 1972-06-30 | 1973-09-18 | Ibm | Stored charge memory detection circuit |
| JPS5088944A (ja) * | 1973-12-10 | 1975-07-17 | ||
| GB1523752A (en) * | 1974-08-28 | 1978-09-06 | Siemens Ag | Dynamic semiconductor data stores |
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| US4050061A (en) * | 1976-05-03 | 1977-09-20 | Texas Instruments Incorporated | Partitioning of MOS random access memory array |
| DE2739086C2 (de) * | 1977-08-30 | 1986-01-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Betrieb eines dynamischen Halbleiter-Speicherelementes und Schaltungsanordnung zur Durchführung des Verfahrens |
| JPS5948477B2 (ja) * | 1980-03-31 | 1984-11-27 | 富士通株式会社 | 半導体記憶装置 |
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