JPH0252497A - Multilayer ceramic printed circuit board - Google Patents
Multilayer ceramic printed circuit boardInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多層セラミック基板に関し、特に基板内にイ
ンダクタ、キャパシタあるいは抵抗などを内蔵する、多
層セラミック基板に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multilayer ceramic substrate, and particularly to a multilayer ceramic substrate in which an inductor, a capacitor, a resistor, etc. are built into the substrate.
この種の多層セラミック基板を製造する場合、よく知ら
れているように、複数のセラミックグリーンシートを準
備し、各々のセラミックグリーンシート上に、インダク
タ、キャパシタあるいは抵抗等を形成するのに必要な導
体等を形成し、それぞれのセラミックグリーンシートを
積層し圧着した後一体焼成していた。When manufacturing this type of multilayer ceramic substrate, as is well known, multiple ceramic green sheets are prepared and conductors necessary to form inductors, capacitors, resistors, etc. are placed on each ceramic green sheet. etc., the respective ceramic green sheets were laminated and pressure bonded, and then integrally fired.
（発明が解決しようとする課題）
上述のような従来の多層セラミック基板では、一体焼成
をしているために、個別にトリミングすることができな
いので、内蔵された部品のインダクタンス、キャパシタ
ンスあるいは抵抗の値にばらつきがあった。(Problem to be Solved by the Invention) In the conventional multilayer ceramic substrate as described above, since it is integrally fired, it is not possible to trim it individually. There was some variation.
たとえば、特開昭６２−１９６８１１号公報には、この
ような同時焼成による収縮率の違いを問題にし、それぞ
れ個別に焼成したキャパシタとなる積層セラミック体と
薄いセラミック基板とを−体的に接合する方法が開示さ
れている。For example, Japanese Patent Application Laid-open No. 196811/1983 addresses the problem of the difference in shrinkage rates due to simultaneous firing, and proposes a method for physically bonding a laminated ceramic body and a thin ceramic substrate, which are fired separately to form a capacitor. A method is disclosed.
この方法によれば同時一体焼成に伴う収縮率の差に起因
する問題は回避できるものの、前述のばらつきに対する
解決は何等なされていない。しかも、キャパシタの数を
増やしたり、他の要素と混在させるのに困難があった。Although this method can avoid problems caused by differences in shrinkage rates due to simultaneous integral firing, it does not solve the above-mentioned variations in any way. Moreover, it is difficult to increase the number of capacitors or mix them with other elements.
それゆえに、この発明の主たる目的は、精度のよいイン
ダクタ、キャパシタまたは抵抗を内蔵することができる
、多層セラミック基板を提供することである。Therefore, the main object of the present invention is to provide a multilayer ceramic substrate that can incorporate highly accurate inductors, capacitors, or resistors.
この発明は、簡単にいえば、上層、中層および下層の３
層に積層される複数のセラミック基板、上層および下層
の少なくとも一方のセラミック基板に形成される導電パ
ターン、中層のセラミ・ンク基板に形成され、チップ部
品を収納するための貫通孔、および貫通孔に収納されて
上層または下層の少なくとも一方のセラミック基板に形
成された導電パターンと接続されるとともに、その高さ
が中層のセラミック基板の厚みより小さいチップ部品を
備え、チップ部品の高さと中層のセラミック基板の厚み
との差によって空気層が形成される、多層セラミック基
板である。Simply put, this invention consists of three layers: upper layer, middle layer, and lower layer.
A plurality of ceramic substrates laminated in layers, a conductive pattern formed on at least one of the upper and lower ceramic substrates, a through hole formed on the middle layer ceramic substrate, and a through hole for accommodating a chip component. A chip component is housed and connected to a conductive pattern formed on at least one of the upper layer or the lower layer ceramic substrate, and the height thereof is smaller than the thickness of the middle layer ceramic substrate, and the height of the chip component and the middle layer ceramic substrate are This is a multilayer ceramic substrate in which an air layer is formed due to the difference in thickness between the two layers.
中層のセラミック基板に形成された貫通孔に内蔵された
チップ部品、たとえばインダクタやキャパシタあるいは
抵抗などが、上層および下層の少なくとも一方のセラミ
ック基板に形成された導体に、たとえばはんだ等によっ
て接続固定される。A chip component, such as an inductor, a capacitor, or a resistor, built into a through hole formed in a middle layer ceramic substrate is connected and fixed to a conductor formed in at least one of the upper and lower ceramic substrates by, for example, soldering. .
このとき、チップ部品の高さが中層のセラミック基板の
厚さより小さいので、貫通孔には空気層が形成される。At this time, since the height of the chip component is smaller than the thickness of the middle layer ceramic substrate, an air layer is formed in the through hole.
この発明によれば、中層のセラミック基板に貫通孔を形
成してそこにチップ部品を収納するようにしているので
、予め調整した最適の値を有するインダクタやキャパシ
タあるいは抵抗などを必要に応じて任意に収納すること
ができる。したがって、従来の多層セラミック基板に比
べて、基板の高密度化が可能となるとともに、各チップ
部品のインダクタンスやキャパシタンスあるいは抵抗等
の値のばらつきを最小にできる。According to this invention, a through-hole is formed in the middle layer ceramic substrate and a chip component is housed therein, so that inductors, capacitors, resistors, etc. having optimal values adjusted in advance can be installed as needed. can be stored in. Therefore, compared to conventional multilayer ceramic substrates, it is possible to increase the density of the substrate, and to minimize variations in the values of inductance, capacitance, resistance, etc. of each chip component.
また、空気層を形成することができるので、この空気層
によって実効誘電率を低下させることができる。したが
って、上層または下層のセラミック基板表面に形成され
た導電パターンにおける信号伝搬遅延が改善される。Furthermore, since an air layer can be formed, the effective dielectric constant can be lowered by this air layer. Therefore, signal propagation delay in the conductive pattern formed on the surface of the upper or lower ceramic substrate is improved.
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。The above objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.
第１図はこの発明の一実施例の要部を示す断面図解図で
あり、第２図は分解斜視図である。多層セラミック基板
１０は、個別に焼成されかつ互いに一体的に接合された
上層、中層および下層のそれぞれのセラミック基板１２
．１４および１６を含む。これらセラミック基板１２．
１４および１６は、たとえばはんだバンプ１８などの導
電材料によって一体的に接合される。必要に応じて、さ
らにガラスなどで接合するようにしてもよい。FIG. 1 is an illustrative cross-sectional view showing essential parts of an embodiment of the present invention, and FIG. 2 is an exploded perspective view. The multilayer ceramic substrate 10 includes upper, middle, and lower layer ceramic substrates 12 that are individually fired and integrally bonded to each other.
．． 14 and 16 included. These ceramic substrates 12.
14 and 16 are joined together by a conductive material, such as solder bumps 18, for example. If necessary, they may be further bonded using glass or the like.
中層のセラミック基板１４には、チップ部品ヲ収納する
ための収納孔２０が形成される。その収納孔２０には、
チップ部品としてインダクタ、キャパシタあるいは抵抗
などのチップ部品２２がそれぞれ収納される。チップ部
品２２の高さは、セラミック基板１４の厚さより小さく
設定され、したがって収納孔２０にチップ部品２２が収
納されたとき、収納孔２０の一部は空気層として残る。A storage hole 20 for storing chip components is formed in the middle layer ceramic substrate 14. In the storage hole 20,
Chip components 22 such as inductors, capacitors, and resistors are housed as chip components. The height of the chip component 22 is set smaller than the thickness of the ceramic substrate 14, so when the chip component 22 is stored in the storage hole 20, a part of the storage hole 20 remains as an air layer.
なお、収納孔２０に収納されたチップ部品２２も、はん
だバンプ１８によって、セラミック基板１６と一体的に
固定される。Note that the chip component 22 housed in the housing hole 20 is also integrally fixed to the ceramic substrate 16 by the solder bumps 18 .
セラミック基板１２．１４および１６には、それぞれ、
所望部に、スルーホール導体２４が形成される。スルー
ホール導体２４は、それぞれ、セラミック基板１２．１
４および１６の上面または下面に形成された配線パター
ン２６に直接接続され、また所望のはんだバンプ１８に
接続される。Ceramic substrates 12, 14 and 16 each include:
Through-hole conductors 24 are formed at desired locations. The through-hole conductors 24 are connected to the ceramic substrate 12.1, respectively.
4 and 16 and is directly connected to a wiring pattern 26 formed on the upper or lower surface thereof, and also to a desired solder bump 18.
したがって、収納孔２０に収納されているチップ部品２
２はセラミック基板１４に形成された配線パターン２６
によって相互に、また、はんだバンプ１８およびスルー
ホール導体２４を介して、必要な配線パターン２６とそ
れぞれ接続され得る。Therefore, the chip component 2 stored in the storage hole 20
2 is a wiring pattern 26 formed on the ceramic substrate 14
can be connected to each other and to necessary wiring patterns 26 via solder bumps 18 and through-hole conductors 24.
第１図に示す多層セラミック基板ｌＯでは、収納孔２０
の一部が空気層として残されるので、セラミック基板１
２．１４および１６の上面に形成された配線パターン２
６上での実効誘電率は低下する。したがって、セラミッ
ク基板１２．１４および１６上に形成されている配線パ
ターン２６における信号の伝搬遅延は小さくなる。In the multilayer ceramic substrate lO shown in FIG.
Since a part of the ceramic substrate 1 is left as an air layer,
2. Wiring pattern 2 formed on the top surface of 14 and 16
The effective dielectric constant on 6 decreases. Therefore, the signal propagation delay in the wiring patterns 26 formed on the ceramic substrates 12, 14 and 16 is reduced.
第１図実施例の多層セラミック基板１０を製造する場合
、まず、各セラミック基板１２．１４およびＩ６となる
べきセラミックグリーンシート（図示せず）を準備する
。このとき、各セラミック基板１２〜１６に、必要な配
線パターンやスルーホール導体となるべき導体ペースト
を印刷しておくとともに、中層のセラミック基板１２の
収納孔２０のための孔を穿けてお（。そして、それぞれ
のグリーンシートを個別に焼成して各セラミック基板１
２〜１６を得る。When manufacturing the multilayer ceramic substrate 10 of the embodiment shown in FIG. 1, first, ceramic green sheets (not shown) which are to become the respective ceramic substrates 12, 14 and I6 are prepared. At this time, necessary wiring patterns and conductive paste to become through-hole conductors are printed on each of the ceramic substrates 12 to 16, and holes for the storage holes 20 of the middle layer ceramic substrate 12 are bored (. Then, each green sheet is individually fired to form each ceramic substrate 1.
Get 2-16.
その後、まず、下層のセラミック基板１６上にはんだバ
ンプ１８を印刷等によって必要な位置に形成し、その上
に中層のセラミック基板１４を置いて位置合わせする。Thereafter, first, solder bumps 18 are formed on the lower layer ceramic substrate 16 at required positions by printing or the like, and the middle layer ceramic substrate 14 is placed thereon and aligned.
各収納孔２０に所定のチップ部品２２（第１図）を収納
する。このとき、チップ部品２２の接続電極が先に形成
されているはんだパン１１８と位置的に対応するように
位置決めされる。A predetermined chip component 22 (FIG. 1) is stored in each storage hole 20. At this time, the connection electrodes of the chip component 22 are positioned so as to correspond to the previously formed solder pans 118.
次いで、中層のセラミック基板１４の上および／または
上層のセラミック基板１２の下面に、はんだバンプ１８
を印刷等によって必要な位置に形成する。そして、中層
のセラミック基板１４上に上層のセラミンク基ｖｉ１２
を載せて位置合わせする。Next, solder bumps 18 are placed on the middle layer ceramic substrate 14 and/or on the lower surface of the upper layer ceramic substrate 12.
is formed at the required position by printing or the like. Then, an upper layer of ceramic base vi12 is placed on the middle layer of the ceramic substrate 14.
Place it and align it.
その後、たとえば炉に入れるなどして、はんだバンプ１
８を溶かして、前述のように、各層のセラミック基板１
２〜Ｉ６が一体的に積層接合されるとともに、チップ部
品２２が配線パターン２６と接続される。After that, the solder bumps 1 are placed in a furnace, for example.
8, and as described above, each layer of ceramic substrate 1
2 to I6 are integrally stacked and bonded, and the chip component 22 is connected to the wiring pattern 26.
上述の実施例では、上層、中層および下層を構成するセ
ラミック基板１２．１４および１６はそれぞれ単板であ
ったが、これらの任意のものがそれぞれ多層基板であっ
てもよい。また、積層枚は３枚以上であってもよい。こ
の場合、上層および／または下層のセラミック基板１２
および／または１６はそれぞれ複数層のセラミック基板
が集まったものとして表されることになる。In the above-described embodiment, the ceramic substrates 12, 14 and 16 constituting the upper, middle and lower layers were each a single plate, but any of these may be a multilayer substrate. Further, the number of laminated sheets may be three or more. In this case, the upper and/or lower ceramic substrate 12
and/or 16 are each represented as a collection of multiple layers of ceramic substrates.
なお、上述の実施例における各層のセラミック基板１２
〜１６はアルミナ等の任意のセラミック材料で形成でき
るが、信号伝搬遅延を考慮するなら、低温焼結の低誘電
率のセラミック材料を用いることが望ましい。In addition, the ceramic substrate 12 of each layer in the above-mentioned embodiment
16 can be formed of any ceramic material such as alumina, but if signal propagation delay is taken into consideration, it is desirable to use a low dielectric constant ceramic material sintered at a low temperature.
第１図はこの発明の一実施例の要部を示す断面図解図で
ある。
第２図は第１図実施例の製造過程を説明するための斜視
図である。
図において、１２．１４および１６はセラミック基板、
１８ははんだバンプ、２０は収納孔、２２はチップ部品
、２４はスルーホール導体、２６は配線パターンを示す
。
第１図FIG. 1 is an illustrative cross-sectional view showing essential parts of an embodiment of the present invention. FIG. 2 is a perspective view for explaining the manufacturing process of the embodiment shown in FIG. In the figure, 12.14 and 16 are ceramic substrates,
18 is a solder bump, 20 is a storage hole, 22 is a chip component, 24 is a through-hole conductor, and 26 is a wiring pattern. Figure 1
Claims (1)
ミック基板、 前記上層および前記下層の少なくとも一方のセラミック
基板に形成される導電パターン、 前記中層のセラミック基板に形成され、チップ部品を収
納するための貫通孔、および 前記貫通孔に収納されて前記上層および前記下層の少な
くとも一方のセラミック基板に形成された前記導電パタ
ーンと接続されるとともに、その高さが前記中層のセラ
ミック基板の厚みより小さいチップ部品を備え、前記チ
ップ部品の高さと前記中層のセラミック基板の厚みとの
差によって空気層が形成される、多層セラミック基板。[Scope of Claims] A plurality of ceramic substrates stacked in three layers: an upper layer, a middle layer, and a lower layer, a conductive pattern formed on at least one of the ceramic substrates of the upper layer and the lower layer, a conductive pattern formed on the middle layer ceramic substrate, a through hole for accommodating a chip component; and a through hole that is accommodated in the through hole and connected to the conductive pattern formed on at least one of the upper layer and the lower layer ceramic substrate, and the height of the conductive pattern is the same as that of the intermediate layer ceramic. A multilayer ceramic board comprising a chip component smaller than the thickness of the substrate, wherein an air layer is formed by the difference between the height of the chip component and the thickness of the middle layer ceramic substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63204189A JPH0714110B2 (en) | 1988-08-17 | 1988-08-17 | Multilayer ceramic substrate |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63204189A JPH0714110B2 (en) | 1988-08-17 | 1988-08-17 | Multilayer ceramic substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0252497A true JPH0252497A (en) | 1990-02-22 |
| JPH0714110B2 JPH0714110B2 (en) | 1995-02-15 |
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ID=16486309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63204189A Expired - Fee Related JPH0714110B2 (en) | 1988-08-17 | 1988-08-17 | Multilayer ceramic substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714110B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2020520214A (en) * | 2017-05-31 | 2020-07-02 | ティーディーケイ・エレクトロニクス・アクチェンゲゼルシャフトＴｄｋ Ｅｌｅｃｔｒｏｎｉｃｓ Ａｇ | Electric circuit and use of electric circuit |
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1988
- 1988-08-17 JP JP63204189A patent/JPH0714110B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714110B2 (en) | 1995-02-15 |
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