JPH0714110B2 - Multilayer ceramic substrate - Google Patents
Multilayer ceramic substrateInfo
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- JPH0714110B2 JPH0714110B2 JP63204189A JP20418988A JPH0714110B2 JP H0714110 B2 JPH0714110 B2 JP H0714110B2 JP 63204189 A JP63204189 A JP 63204189A JP 20418988 A JP20418988 A JP 20418988A JP H0714110 B2 JPH0714110 B2 JP H0714110B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は多層セラミック基板に関し、特に基板内にイ
ンダクタ，キャパシタあるいは抵抗などを内蔵する、多
層セラミック基板に関する。The present invention relates to a multilayer ceramic substrate, and more particularly to a multilayer ceramic substrate in which an inductor, a capacitor, a resistor or the like is built in the substrate.
この種の多層セラミック基板を製造する場合、よく知ら
れているように、複数のセラミックグリーンシートを準
備し、各々のセラミックグリーンシート上に、インダク
タ，キャパシタあるいは抵抗等を形成するのに必要な導
体等を形成し、それぞれのセラミックグリーンシートを
積層し圧着した後一体焼成していた。When manufacturing this kind of multilayer ceramic substrate, as is well known, a plurality of ceramic green sheets are prepared, and conductors necessary for forming an inductor, a capacitor, a resistor, or the like on each ceramic green sheet. Etc. were formed, the respective ceramic green sheets were laminated, pressure-bonded, and then integrally fired.
上述のような従来の多層セラミック基板では、一体焼成
をしているために、個別にトリミングすることができな
いので、内蔵された部品のインダクタンス，キャパシタ
ンスあるいは抵抗の値にばらつきがあった。Since the conventional multilayer ceramic substrate as described above cannot be trimmed individually because it is integrally fired, the values of the inductance, capacitance, or resistance of the built-in parts vary.
たとえば、特開昭62−196811号公報には、このような同
時焼成による収縮率の違いを問題にし、それぞれ個別に
焼成したキャパシタとなる積層セラミック体と薄いセラ
ミック基板とを一体的に接合する方法が開示されてい
る。For example, Japanese Patent Laid-Open No. 62-196811 discloses a method of integrally bonding a separately laminated ceramic body and a thin ceramic substrate, each of which is a separately fired capacitor, by taking into consideration such a difference in shrinkage rate due to simultaneous firing. Is disclosed.
この方法によれば同時一体焼成に伴う収縮率の差に起因
する問題は回避できるものの、前述のばらつきに対する
解決は何等なされていない。しかも、キャパシタの数を
増やしたり、他の要素と混在させるのに困難があった。According to this method, the problem caused by the difference in shrinkage ratio due to simultaneous integral firing can be avoided, but no solution to the above-mentioned variation has been made. Moreover, it was difficult to increase the number of capacitors and to mix them with other elements.
それゆえに、この発明の主たる目的は、精度のよいイン
ダクタ，キャパシタまたは抵抗を内蔵することができ
る、多層セラミック基板を提供することである。Therefore, a main object of the present invention is to provide a multilayer ceramic substrate capable of incorporating an accurate inductor, capacitor or resistor.
この発明は、簡単にいえば、個別に焼成され上層，中層
および下層の３層に積層される複数のセラミック基板、
上層および下層の少なくとも一方のセラミック基板に形
成される導電パターン、中層のセラミック基板に形成さ
れ、チップ部品を収納するための貫通孔、および貫通孔
に収納されて上層および下層の少なくとも一方のセラミ
ック基板に形成された導電パターンと接続されるととも
に、その高さが中層のセラミック基板の厚みより小さい
チップ部品を備え、チップ部品の高さと中層のセラミッ
ク基板の厚みとの差によって空気層が形成される、多層
セラミック基板である。Briefly, the present invention provides a plurality of ceramic substrates that are separately fired and laminated in three layers, an upper layer, a middle layer and a lower layer,
A conductive pattern formed on at least one of the upper and lower ceramic substrates, a through hole formed in the middle ceramic substrate for accommodating chip components, and at least one of the upper and lower ceramic substrates accommodated in the through holes A chip component connected to the conductive pattern formed on the substrate and having a height smaller than the thickness of the middle-layer ceramic substrate, and an air layer is formed by the difference between the height of the chip component and the thickness of the middle-layer ceramic substrate. , A multilayer ceramic substrate.
上層，中層および下層のセラミック基板が個別に焼成さ
れる。その後、中層のセラミック基板に形成された貫通
孔に内蔵されたチップ部品、たとえばインダクタやキャ
パシタあるいは抵抗などが、上層および下層の少なくと
も一方のセラミック基板に形成された導体に、たとえば
はんだ等によって接続固定される。このとき、チップ部
品の高さが中層のセラミック基板の厚さより小さいの
で、貫通孔には空気層が形成される。The upper, middle, and lower ceramic substrates are fired individually. After that, the chip components embedded in the through holes formed in the middle ceramic substrate, such as inductors, capacitors, or resistors, are connected and fixed to the conductors formed on at least one of the upper and lower ceramic substrates by, for example, soldering. To be done. At this time, since the height of the chip component is smaller than the thickness of the middle ceramic substrate, an air layer is formed in the through hole.
この発明によれば、それぞれのセラミック基板が個別に
焼成されるので、それぞれのセラミック基板の収縮率の
違いに起因する問題を回避することができる。また、中
層のセラミック基板に貫通孔を形成してそこにチップ部
品を収納するようにしているので、予め調整した最適の
値を有するインダクタやキャパシタあるいは抵抗などを
必要に応じて任意に収納することができる。したがっ
て、従来の多層セラミック基板に比べて、基板の高密度
化が可能となるとともに、各チップ部品のインダクタン
スやキャパシタンスあるいは抵抗等の値のばらつきを最
小にできる。According to the present invention, since each ceramic substrate is fired individually, it is possible to avoid the problem caused by the difference in shrinkage ratio of each ceramic substrate. In addition, since the through hole is formed in the middle-layer ceramic substrate and the chip parts are stored therein, it is possible to arbitrarily store the inductor, the capacitor, the resistor, or the like having the optimum value adjusted in advance as needed. You can Therefore, compared with the conventional multilayer ceramic substrate, the density of the substrate can be increased and the variation in the values of the inductance, capacitance, resistance, etc. of each chip component can be minimized.
さらに、空気層を形成することができるので、この空気
層によって実効誘電率を低下させることができる。した
がって、上層または下層のセラミック基板表面に形成さ
れた導電パターンにおける信号伝搬遅延が改善される。Furthermore, since an air layer can be formed, the effective dielectric constant can be reduced by this air layer. Therefore, the signal propagation delay in the conductive pattern formed on the upper or lower ceramic substrate surface is improved.
この発明の上述の目的，その他の目的，特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。The above-mentioned objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description of the embodiments with reference to the drawings.
第１図はこの発明の一実施例の要部を示す断面図解図で
あり、第２図は分解斜視図である。多層セラミック基板
10は、別個に焼成されかつ互いに一体的に接合された上
層，中層および下層のそれぞれのセラミック基板12,14
および16を含む。これらセラミック基板12,14および16
は、たとえばはんだバンプ18などの導電材料によって一
体的に接合される。必要に応じて、さらにガラスなどで
接合するようにしてもよい。FIG. 1 is a sectional view showing a main part of an embodiment of the present invention, and FIG. 2 is an exploded perspective view. Multilayer ceramic substrate
10 is a ceramic substrate 12, 14 for each of upper, middle and lower layers which are separately fired and integrally joined to each other.
Including and 16. These ceramic substrates 12, 14 and 16
Are integrally joined by a conductive material such as solder bump 18. If necessary, they may be further joined with glass or the like.
中層のセラミック基板14には、チップ部品を収納するた
めの収納孔20が形成される。その収納孔20には、チップ
部品としてインダクタ，キャパシタあるいは抵抗などの
チップ部品がそれぞれ収納される。チップ部品22の高さ
は、セラミック基板14の厚さより小さく設定され、した
がって収納孔20にチップ部品22が収納されたとき、収納
孔20の一部は空気層として残る。A storage hole 20 for storing a chip component is formed in the middle-layer ceramic substrate 14. In the storage hole 20, a chip component such as an inductor, a capacitor or a resistor is stored as a chip component. The height of the chip component 22 is set smaller than the thickness of the ceramic substrate 14, and therefore, when the chip component 22 is stored in the storage hole 20, a part of the storage hole 20 remains as an air layer.
なお、収納孔20に収納されたチップ部品22も、はんだバ
ンプ18によって、セラミック基板16と一体的に固定され
る。The chip component 22 housed in the housing hole 20 is also integrally fixed to the ceramic substrate 16 by the solder bump 18.
セラミック基板12,14および16には、それぞれ、所望部
に、スルーホール導体24が形成される。スルーホール導
体24は、それぞれ、セラミック基板12,14および16の上
面または下面に形成された配線パターン26に直接接続さ
れ、また所望のはんだバンプ18に接続される。したがっ
て、収納孔20に収納されているチップ部品22はセラミッ
ク基板14に形成された配線パターン26によって相互に、
また、はんだバンプ18およびスルーホール導体24を介し
て、必要な配線パターン26とそれぞれ接続され得る。Through-hole conductors 24 are formed at desired portions on the ceramic substrates 12, 14 and 16, respectively. The through-hole conductor 24 is directly connected to the wiring pattern 26 formed on the upper surface or the lower surface of the ceramic substrates 12, 14 and 16, and is also connected to the desired solder bump 18. Therefore, the chip components 22 housed in the housing holes 20 are mutually connected by the wiring pattern 26 formed on the ceramic substrate 14,
Further, it can be connected to each of the necessary wiring patterns 26 via the solder bumps 18 and the through-hole conductors 24.
第１図に示す多層セラミック基板10では、収納孔20の一
部が空気層として残されるので、セラミック基板12,14
および16の上面に形成された配線パターン26上での実効
誘電率は低下する。したがって、セラミック基板12,14
および16上に形成されている配線パターン26における信
号の伝搬遅延は小さくなる。In the multilayer ceramic substrate 10 shown in FIG. 1, since a part of the storage hole 20 is left as an air layer, the ceramic substrates 12, 14
The effective permittivity on the wiring pattern 26 formed on the upper surfaces of 16 and 16 decreases. Therefore, the ceramic substrate 12,14
The signal propagation delay in the wiring pattern 26 formed on and 16 is reduced.
第１図実施例の多層セラミック基板10を製造する場合、
まず、各セラミック基板12,14および16となるべきセラ
ミックグリーンシート（図示せず）を準備する。このと
き、各セラミック基板12〜16に、必要な配線パターンや
スルーホール導体となるべき導体ペーストと印刷してお
くとともに、中層のセラミック基板12の収納孔20のため
孔を穿けておく。そして、それぞれのグリーンシートを
個別に焼成して各セラミック基板12〜16を得る。When manufacturing the multilayer ceramic substrate 10 of the embodiment shown in FIG.
First, a ceramic green sheet (not shown) to be each ceramic substrate 12, 14 and 16 is prepared. At this time, each of the ceramic substrates 12 to 16 is printed with a necessary wiring pattern and a conductor paste to be a through-hole conductor, and holes are formed for the storage holes 20 of the ceramic substrate 12 in the middle layer. Then, the respective green sheets are individually fired to obtain the respective ceramic substrates 12 to 16.
その後、まず、下層のセラミック基板16上にはんだバン
プ18を印刷等によって必要な位置に形成し、その上に中
層のセラミック基板14を置いて位置合わせする。各収納
孔20に所定のチップ部品22（第１図）を収納する。この
とき、チップ部品22の接続電極が先ず形成されているは
んだバンプ18と位置的に対応するように位置決めされ
る。After that, first, the solder bumps 18 are formed on the lower layer ceramic substrate 16 at required positions by printing or the like, and then the middle layer ceramic substrate 14 is placed and aligned. A predetermined chip component 22 (FIG. 1) is stored in each storage hole 20. At this time, the connection electrodes of the chip component 22 are positioned so as to correspond in position to the solder bumps 18 first formed.
次いで、中層のセラミック基板14の上および／または上
層のセラミック基板12の下面に、はんだバンプ18を印刷
等によって必要な位置に形成する。そして、中層のセラ
ミック基板14上に上層のセラミック基板12を載せて位置
合わせする。Next, solder bumps 18 are formed at required positions on the middle-layer ceramic substrate 14 and / or on the lower surface of the upper-layer ceramic substrate 12 by printing or the like. Then, the upper ceramic substrate 12 is placed on the middle ceramic substrate 14 and aligned.
その後、たとえば炉に入れるなどして、はんだバンプ18
を溶かして、前述のように、各層のセラミック基板12〜
16が一体的に積層接合されるとともに、チップ部品22が
配線パターン26と接続される。After that, place it in a furnace, for example, and solder bumps 18
Melt the ceramic substrate 12-
16 is integrally laminated and joined, and the chip component 22 is connected to the wiring pattern 26.
上述の実施例では、上層，中層および下層を構成するセ
ラミック基板12,14および16はそれぞれ単板であった
が、これらの任意のものがそれぞれ多層基板であっても
よい。また、積層枚は３枚以上であってもよい。この場
合、上層および／または下層のセラミック基板12および
／または16はそれぞれ複数層のセラミック基板が集まっ
たとものとして表されることになる。In the above-described embodiment, the ceramic substrates 12, 14 and 16 constituting the upper layer, the middle layer and the lower layer are each a single plate, but any of these may be a multilayer substrate. Further, the number of laminated sheets may be three or more. In this case, the upper-layer and / or lower-layer ceramic substrates 12 and / or 16 are represented as a plurality of ceramic substrates assembled together.
なお、上述の実施例における各層のセラミック基板12〜
16はアルミナ等の任意のセラミック材料で形成できる
が、信号伝搬遅延を考慮するなら、低温焼結の低誘電率
のセラミック材料を用いることが望ましい。Incidentally, the ceramic substrate 12 of each layer in the above-mentioned embodiment ~
Although 16 can be formed of any ceramic material such as alumina, it is desirable to use a low-permeability low-dielectric-constant ceramic material in consideration of signal propagation delay.
第１図はこの発明の一実施例の要部を示す断面図解図で
ある。 第２図は第１図実施例の製造過程を説明するための斜視
図である。 図において、12、14および16はセラミック基板、18はは
んだバンプ、20は収納孔、22はチップ部品、24はスルー
ホール導体、26は配線パターンを示す。FIG. 1 is a schematic sectional view showing an essential part of an embodiment of the present invention. FIG. 2 is a perspective view for explaining the manufacturing process of the embodiment shown in FIG. In the figure, 12, 14 and 16 are ceramic substrates, 18 is a solder bump, 20 is a housing hole, 22 is a chip component, 24 is a through-hole conductor, and 26 is a wiring pattern.
Claims (1)
層に積層される複数のセラミック基板、 前記上層および前記下層の少なくとも一方のセラミック
基板に形成される導電パターン、 前記中層のセラミック基板に形成され、チップ部品を収
納するための貫通孔、および 前記貫通孔に収納されて前記上層および前記下層の少な
くとも一方のセラミック基板に形成された前記導電パタ
ーンと接続されるとともに、その高さが前記中層のセラ
ミック基板の厚みより小さいチップ部品を備え、前記チ
ップ部品の高さと前記中層のセラミック基板の厚みとの
差によって空気層が形成される、多層セラミック基板。1. An upper layer, a middle layer and a lower layer which are separately fired.
A plurality of ceramic substrates laminated in layers, a conductive pattern formed on at least one of the upper and lower ceramic substrates, a through hole formed in the middle ceramic substrate for accommodating chip components, and the through hole The chip component is housed in a hole and connected to the conductive pattern formed on at least one of the upper and lower ceramic substrates, and the chip component has a height smaller than the thickness of the middle-layer ceramic substrate. A multilayer ceramic substrate in which an air layer is formed by the difference between the height of the ceramic substrate and the thickness of the intermediate ceramic substrate.
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059561U (en) * | 1983-09-29 | 1985-04-25 | 富士通株式会社 | semiconductor equipment |
-
1988
- 1988-08-17 JP JP63204189A patent/JPH0714110B2/en not_active Expired - Fee Related
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