JPH0250645A

JPH0250645A - パケット情報転送制御方式

Info

Publication number: JPH0250645A
Application number: JP63201453A
Authority: JP
Inventors: Tsuneo Kobayashi; 恒夫小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1990-02-20
Anticipated expiration: 2010-04-26
Also published as: JPH0738635B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は時分割スイッチを有して回線交換を行う電子交
換装置に関し、特にそのパケット情報の処理制御方式に
関する。

（従来の技＃ｉ）従来、回線交換においてパケット情報の処理方式は回線
交換用の端末インターフェース部にパケット処理装置を
備え、時分割スイッチを通して１：１のトランスペアレ
ントなパスを接続することにより、パケット情報を転送
するために備えられた端末インターフェース部に対して
情報を転送していた。

しかしながら、ｌ５ＤＮの構築へ向けて音声データやイ
メージなどが統合化される環境下にあっては、Ｄチャネ
ルバケットなどのパケット信号を効率よく変換すること
が要求されている。

（発明が解決しようとする課題）上述した従来の方式によれば、パケット信号を処理する
ためにトランスペアレントなバスを接続する必要がある
。従って、パケット信号を転送するため、多くの時分割
スイッチのタイムスロットを占有しているが、占有され
た情報路はバースト的な情報であるため、回線使用効率
が低いという欠点がある。

本発明の目的は、６４　ｋｂ／ｓの情報を交換する時分
割スイッチおよびバケツトスイツ制御モジュールに対し
て複数個の入出力用のインターフェース回路を接続し、
入出力用のインターフェース回路に対してパケット情報
を入出力することにより上記欠点を除去し、回線使用効
率を向上できるように構成したパケット情報転送制御方
式を提供することにある。

（課題を解決するための手段）本発明によるパケット情報転送制御方式は、６４　ｋｂ
／ｓの情報を交換するための時分割スイッチと、時分割
スイッチに対する入力処理を実行するための第１の種類
のインターフェース回路と、時分割スイッチに対する出
力処理を実行するための第２の種類のインターフェース
回路と、第１および第２の硬類のインターフェース回路
に接続されたパケットスイッチ制御モジュールとを具備
して構成したものである。

上記構成において、第１の種類のインターフェース回路
は多重回路と、第１の種類のパケット信号処理制御部と
を具備して構成したものである。多重回路は、複数のハ
イウェイ上のパケット情報を多重化して時分割スイッチ
へ送出するためのものである。第１の種類のパケット信
号処理制御部は、パケット情報を分離して特定タイムス
ロットへ挿入するとともに、パケット多重処理を実行す
るためのものである。

いっぽう、第２の種類のインターフェース回路は多重分
離回路と、第２の種類のパケット信号処理制御部とを具
備して構成したものである。

多重分離回路は、時分割スイッチからの多重化されたパ
ケット信号を分離して複数のハイウェイ上に送出するた
めのものである。第２の種類のパケット信号処理制御部
は、パケット情報を特定タイムスロットから抽出すると
ともに、パケット多重分離回路を実行するためのもので
ある。

（実施例）次に、本発明について図面を参照して説明する。

第１図は、本発明によるパケット情報転送制御方式の一
実施例を示すブロック図である。

第１図において、１．２はそれぞれデータ端末、３，４
，１１．１６はそれぞれデータ端末インターフェース回
路、５〜８．１２〜１５はそれぞれ入出力用のインター
フェース回路、９は時分割スイッチ、１０．１７はそれ
ぞれパケットスイッチ制御モジュール、５１．８１はそ
れぞれ多重回路、１２１．１５１はそれぞれ多重分離回
路、５２．８２，１２２．１５２は、それぞれパケット
信号処理制御部、５２１．８２１はそれぞれ信号分離回
路、１２２１．１５２１はそれぞれ信号多重回路、５２
２，５２３゜８２２．８２３．１２２２．１２２３．１
５２２．１５２３はそれぞれパケットハンドラ、５２４
．８２４．１２２４．１５２４はそれぞれ処理装置、５
２４，８２４はそれぞれ信号挿入回路、１２２４．１５
２４はそれぞれ信号抽出回路である。

第１図において、インターフェース回路５〜８．１２〜
１５はそぞれ時分割スイッチ９に接続されている。イン
・ターフエース回路５〜８にはそれぞれ多重回路５１．
・・・８１と、パケット信号処理制御部５２．・・・８
２とを備えている。

インターフェース回路１２〜１５にはそれぞれ多重分離
回路１２１．・・・１５１と、パケット信号処理制御部
１２２．・・・１５２とを備えている。

各インターフェース回路５〜８，１２〜１５および時分
割スイッチ９は、８ビツトより成り、１２８多重（８Ｍ
ｂ／Ｓ）されている。

各インターフェース回路５〜８，１２〜１５は、８ビツ
ト×３２チヤネルの多重（２Ｍｂ／Ｓ）化されたハイウ
ェイが４ルートＨＷＯ〜ＨＷ３だけ接続されている。こ
れらのルートのうちで、ひとつは回線交換用の信号路で
あり、他のひとつはパケット交換用の信号路である。

第２図は、時分割スイッチの接続状態を明確にづるため
、第１図のインターフェース回路５〜８，１２〜１５と
時分割スイッチ９との間の多重部分を除き、単位タイム
スロット（６４ｋｂ／Ｓ）だけを記述したブロックであ
る。

以下、第１図および第２図を参照して本発明について説
明するが、時分割スイッチ９の動作原理は既に公知であ
るため、特に詳述はしない。

データ端末１とデータ端末２とを接続する場合、第２図
における時分割スイッチ９のパス■。

■が接続される。データ端末１から送出されたデータは
データ端末インターフェース回路３を介して、８ビツト
Ｘ３２チヤネルにより多重化されたハイウェイＨＷＯに
より伝送される。この信号はインターフェース回路えに
よりハイウェイＨＷＩ〜ＨＷ３の信号とともに、多重回
路５１によって８ピツト×１２８チヤネルに多重化され
、時分割スイッチ９に送出される。

次に、この信号は時分割スイッチ９のパス■によりイン
ターフェース回路１５に伝達され、多重分離回路１５１
により８ビツト×３２チヤネルごとに多重化された４ハ
イウエイに分離される。データ端末１から送出された信
号はハイウェイ）（ＷＯの１チヤネルにより伝達され、
データ端末インターフェース回路１６を介してデータ端
末２に伝達される。

データ端末２からデータ端末１への信号の伝達は、上記
説明とまったく同一のシーケンスで逆の方向に行われる
。詳細は同様であるので省略する。

次に、本発明によるパケット信号処理について説明ケる
。まず、転送を制御するため、パケット信号処理制御部
１５２とパケットスイッチ制御ＩＩ七ジュール１７との
間で、時分割スイッチ９によりパス■〜■が固定的に接
続される。

ここでは、先に説明したデータ端末１．２間の情報の転
送がパケット交換用の信号路によって伝達してゆく流れ
について説明する。

データ端末１から送出されたデータはデータ端末インタ
ーフェース回路３によって８ピツトＸ３２チヤネルに多
重化され、ハイウェイＨＷＯを介して１チヤネルがイン
ターフェース回路５に伝達される。この場合、信号はパ
ケット化されているものとする。

この信号はインターフェース回路５の内部でパケット信
号処理制御部５２に入力され、信号分離回路５２１によ
り個々のチャネルに分離される。この信号は、パケット
ハンドラ１５２３を介して処理装置５２４に伝達される
。処理装＠５２４からパケットハンドラ（Ａ＞５２２を
介して６４　ｋｂ／ｓの信号路が用意されており、この
信号路は信号挿入回路５２４によりハイウェイの特定チ
ャネル（１チヤネル）に挿入される。

８ビツト×１２８チヤネルに多重化された１チヤネルに
より時分割スイッチ９へ伝達され、先に述べた固定接続
リンク■を介してインターフェース回路１５に伝達され
、多重分離回路１５１を介してハイウェイＨＷ３を介し
、パケットスイッチ制御モジュール１７に伝達される。

これによって、データ端末１．２と、処理装置５２４．
１５２４と、パケットスイッチ制御モジュール１０．１
７との間でパケット化された情報が伝達されることにな
り、ＣＰＵ５２４ではパケット情報を受信してからパケ
ット多重処理を実行し、パケット情報の転送を制御ｌす
る。

パケットスイッチ制御モジュール１０を使い、データ端
末１からデータ端末２へ情報が存在しているものと判別
したならば、この情報はバケットスイッチ制御モジュー
ル１０からハイウェイＨＷ３を介して多重回路５１のル
ートで伝達される。

時分割スイッチ９の固定接続パス■を介してインターフ
ェース回路１５の多重分離回路１５１へ伝達される。多
重分離回路１５１において、パケット信号が伝達されて
いる特定チャネルの情報は信号多重回路１５２１によっ
て多重され、パケットハンドラ（ｂ）１５２２を介して
処理装置１５２４に伝達される。処理装［１５２４は相
手先のデータ端末２の情報にもとづき、この情報を伝達
すべくパケットハンドラ（０）１５２３を介して、さら
にハイウェイ多重回路を介し、ハイウェイＨＷ３へ情報
を伝達する。情報は、データ端末インターフェース回路
１６を介してデータ端末２へ伝達される。

ここで、パケットスイッチ制御モジュール１７から処理
装＠１５２４を介してデータ端末２との間でパケット化
された情報が伝達されることになる。処理装置１５２４
では、複数個のデータ端末へのパケット情報を転送する
ためのパケット多重処理を実行しながら、パケット情報
の転送を制御する。

似上、データ端末１からデータ端末２への信号の流れを
説明したが、データ端末２すからデータ端末１への信号
の流れも同様である。

（発明の効果）以上説明したように本発明は、上記構成を採用すること
により、回線交換とパケット交換との複合交換処理を実
行することが可能となり、ｌ５ＤＮにおける２Ｂ＋Ｄ　
（ベーシックアクセス）、２０Ｂ＋Ｄあるいは３０Ｂ＋
Ｄ　（プライマリアクセス）におけるＤチャネルパケッ
トを容易に取扱うことができるという効果がある。

【図面の簡単な説明】

第１図は、本発明によるパケット情報転送制御方式の一
実施例を示すブロック図である。第２図は、第１図の多重部分を除き、単位タイムスロッ
トだけを表現したブロック図である。１．２・・・データ端末３．４，１１．１６・・・データ端末インターフェース
回路５〜８，１２〜１５・・・インターフェース回路５１．
８１・・・多重回路１２１．１５１・・・多重分離回路５２．８２，１２２，１５２・・・パケット信号処理制
罪部５２１．８２１・・・信号分離回路１２２１．１５２１・・・信号多重回路５２２．５２３
，８２２，８２３．１２２２゜１２２３．１５２２．１
５２３・・・パケットハンドラ５２４．８２４．１２２４．１５２４・・・処理装置１０．１７・・・パケットスイッチ制御モジュール９・
・・時分割スイッチ５２４．８２４・・・信号挿入回路

Claims

【特許請求の範囲】

　６４ｋｂ／ｓの情報を交換するための時分割スイッチ
と、前記時分割スイッチに対する入力処理を実行するた
めの第１の種類のインターフェース回路と、前記時分割
スイッチに対する出力処理を実行するための第２の種類
のインターフェース回路と、前記第１および第２の種類
のインターフェース回路に接続されたパケットスイッチ
制御モジュールとを具備して構成したパケット情報転送
制御方式であって、前記第１の種類のインターフェース
回路は複数のハイウェイ上のパケット情報を多重化して
前記時分割スイッチへ送出するための多重回路と、前記
パケット情報を分離して特定タイムスロットへ挿入する
とともにパケット多重処理を実行するための第１の種類
のパケット信号処理制御部とを具備し、且つ、前記第２
の種類のインターフェース回路は前記時分割スイッチか
らの前記多重化されたパケット信号を分離して前記複数
のハイウェイ上に送出するための多重分離回路と、前記
パケット情報を前記特定タイムスロットから抽出すると
ともにパケット多重分離処理を実行するための第２の種
類のパケット信号処理制御部とを具備して構成したこと
を特徴とするパケット情報転送制御方式。