JPH0250527A - 誤り訂正符号の復号方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信等に用いられる誤り訂正符号の復号方式に
係り、特にバースト的に多数のブロック化されたデータ
を高速に受信するのに好適な誤り訂正符号の復号方式に
関する。

〔従来の技術〕

従来の誤り訂正符号の復号方法は、例えば特開昭６２−
１５９５１９号公報に記載のように連続的なデータを連
続的に復号するといった方式となっていた。

すなわち、コンパクトディスクやデジタルＶＴＲ等から
再生された信号を復号する場合において、連続的に再生
される信号は復号器に送られ、連続的に復号処理がなさ
れていた。換言すれば、リアルタイムの復号処理がなさ
れていた。

〔発明が解決しようとする課題〕

上記従来技術は、これをバースト的に高速データを受信
するシステムに使用すると、復号動作に困難が生じる。

例えば、第８図に示すように、路側にアンテナ５を設け
，比較的狭い通信領域６を形成し、この領域を通過する
車両７に対して、高速、例えばＩＭビット／秒の速さで
データを送るといったシステムを考える。この場合、一
連のデータはスルーブツトを上げるため、複数にブロッ
ク化、誤り訂正符号化されて送られる。

受信側は、この高速データを従来の方法で復号しようと
すると、非常に高速の復号器を準備することが必要にな
る０条件によっては既存のデバイス技術では対応不可能
となる。たとえ、これに対応できたとしても、一般に高
速デバイスは、高価であるという問題点を有する。

本発明の目的は、前記した従来技術の問題点を除去し、
上記バースト通信に好適な、誤り訂正符号の復号方式を
提供することにある。

〔課題を解決するための手段〕

上記目的は、バースト的に入って来るデータを一旦、実
用上充分な容量のメモリに蓄え、その後に、データの誤
り訂正を該メモリ上でアドレスを変えながら順次行うと
いう方式により達成される。

〔作用〕

受信データは、順次、前記メモリに読込まれる。

読込み動作は高速にできる。受信が終了すると、データ
ブロックの頭出しが１行なわれ、次に誤り訂正がなされ
る。以下１頭出し、訂正動作を前記メモリ上の残りのデ
ータに対して順次行ってゆく。

これにより、データの非受信時に時間のかかる復号動作
を行うことができるので、高速の復号器を使わずに高速
バーストデータを復号することが可能になる。

〔実施例〕

以下に、図面を参照して本発明の詳細な説明する。第１
図は本発明の一実施例のブロック図である。

図において、１はキャリア検出時に受信データを読込む
データ読込み部であり、２は該データ読込み部１を介し
て送られてきたデータを記憶するランダムアクセスメモ
リ（以下、ＲＡＭと呼ぶ）である、３は該ＲＡＭ２に記
憶されたデータを誤り訂正して復号する復号部である。

４はＣＰＵと、前記データ読込部１、ＲＡ　Ｍ　２およ
び復号部３との間に設けられたインタフェイス（以下、
Ｉ／Ｆと呼ぶ）である。

第２図に、前記データ読込み部１に入力する受信データ
とキャリア検出信号のタイムチャートを示す、受信デー
タとキャリア信号は例えば第８図のアンテナ５から出力
され、該受信データは特定のデータパターンである同期
キャラクタＳＹＮと一定の長さのデータブロックとで１
ブロツクが構成されている。該データブロックには誤り
訂正用の符号化が施されている。

第８図において、車両７が通信領域６に進入す°ると、
前記キャリア検出信号はＨレベルとなる。

この時、受信データはデータ読込み部１を通ってＲＡＭ
２に送られる。車両７が該通信領域６を通り過ぎると、
キャリア検出信号はＬレベルになり。

ＲＡＭ２にデータを読込む動作は終了する。

第３図は、該ＲＡＭ２に記憶された受信データの概念図
を示す、該第３図は第２図と対応して記されている。

再び第１図に戻って説明を続けると、ＣＰＵから復号部
３へは、同期キャラクタＳＹＮの次の訂正開始のアドレ
ス（すなわち、第３図のＡｌ）、復号開始のスタート信
号等が伝えられる。逆に、の各種フラグが伝えられる。

又ＣＰＵはＲＡＭ　２から直接データを読み出せるよう
にもなっている。

次に、第４図のフローチャートを用いて第１図の回路の
動作について説明する。まず、ステップＳ１において、
受信データが有効になるのを待つ。

第１図の実施例では、キャリアのレベル検出を用いてい
るが、受信データが有効であるという信号であれば、他
のものでもさしつかえない。

データが有効になれば（ＳステップＳ１がイエス）、ス
テップＳ２に移行してデータをＲＡＭ２に読込み始める
。ステップＳ３において終了を確認する。そして、まだ
データが有効であれば（ステップＳ３がノウ）、ステッ
プＳ２をくり返す。

ステップＳ３の判定は、本実施例ではキャリア検出信号
を用いて行う。キャリア検出信号にノイズが入って、ば
たつきを生じるような場合には、タイマを用いて該キャ
リア検出信号を一定時間以上非検出状態になった時に終
了という判定を出すようにしても良い。

データの読込みが終了すると（ステップＳ３がイエス）
、ステップＳ４において、ＲＡＭ２上で同期キャラクタ
ＳＹＮのサーチを行う。この作業はＣＰＵが行っても良
いし、高速動作が必要であれば、専用の回路を設けても
良い。いずれにしても、ＲＡＭＺ上で同期キャラクタＳ
ＹＮが発見されると、復号部３に同期キャラクタＳＹＮ
の次のアドレスがセットされ（ステップＳ５）、復号部
３は該アドレスから訂正を開始する。すなわち。

第３図のアドレスＡ１から訂正を開始する（ステップＳ
６）。

ステップＳ７において、受信したデータ全てについて、
復号作業が終了したかどうか判定する。

終了でない場合には、再びステップＳ４で次の同期キャ
ラクタＳＹＮをＲＡＭ２上でサーチし、以下前記ステッ
プ８５〜Ｓ７の動作をくり返す。該ステップＳ７の処理
がイエスになると、全処理を終了する。

次に、本発明の第２実施例を第５図に示す６該実施例は
、第１図のような復号部を設けずに、ＣＰＵにより復号
処理を行うものである。

図において、１１は受信データの波形を整形する波形整
形回路、１２はキャリア検出時にデータの読込みを行う
データ読込み回路、１３は受信データが記憶されるメモ
リ、１４は復号処理および他の動作制御を行うＣＰＵで
ある。

該ＣＰＵ１４の処理を第６図のフローチャートを参照し
て説明する。

ＣＰＵ１４はまずキャリアを検出したかどうかの判断を
行う（ステップＳＬ）。該キャリアが検出されると、前
記データ読込み回路１２に指令を送って、受信データを
メモリ１３に読込む処理をする（ステップＳ２）。該デ
ータの読込みはキャリア検出が行われている間（すなわ
ち、ステップＳ３がイエスの間）行われる。キャリアの
検出が終了すると（ステップＳ３がノウ）、ＣＰＵ１４
はメモリリ１３をアクセスして、ブロックの頭出し、す
なわち同期キャラクタＳＹＮのサーチを行う（ステップ
Ｓ４）。

該同期キャラクタＳＹＮが見つかると、その次のアドレ
スがセットされ、該アドレスから訂正する処理、すなわ
ち復号処理を実行する（ステップＳ５）。次いで、デー
タに誤りがあるかどうが判断し、誤りがなければ（ステ
ップＳ６がノウ）、復号を終了しブロックデータを転送
する処理を行う（ステップＳ７）。最後に、メモリ１３
内のデータを全て処理したか否がの判断を行い（ステッ
プＳ８）、ノウの時はステップＳ４に戻って、次の同期
キャラクタＳＹＨのサーチが行われる。以下、前記ステ
ップ８５〜Ｓ７の動作が繰り返される。一方、ステップ
Ｓ８がイエスと判断されると、一連の処理を終了する。

第７図に、４ビツト幅のメモリを使用した時のデータ読
込み回路１２とメモリ１３の一具体例を示す。データ読
込み回路１２はシフトレジスタ１２ａ、ゲート１２ｂお
よびフリップフロップ１２Ｃから構成されている。また
、メモリ１３は４ビツトメモリ１３ａ、読み書き制御回
路１３ｂおよびカウンタ１３ｃから構成されている。な
お、メモリ幅が１ビツト幅のものであれば、シフトレジ
スタ１２ａは不要である。

以上の構成の回路において、データの読込み時には、ま
ずフリップフロップ１２ｃはＣＰＵがらのリセット信号
によりリセットされる。次に、イネーブル信号がＨレベ
ルにされ、該フリップフロップ１２ｃはイネーブルにな
される。

この状態で、キャリア検出信号が立ち上ると、フリップ
フロップ１２ｃのＱ出力はＬレベルになる。これにより
、カウンタ１３ｃがＬレベルになり、カウンタ１３ｃは
カウントを開始する。クロックがゲート１２ｂを通って
入って来ると、カウンタ１３ｃは４クロツクカウント毎
に、その出力はエアツブする。それと同時にライトパル
スが読み書き制御回路１３ｂからメモリ１３ａに入力す
る。

この結果、シフトレジスタ１２ａに一時記憶された４ビ
ツトの受信データはパラレルに、メモリ１３ａの前記ア
ドレスに対応する記憶エリアに記憶される。

以上の動作は、ＣＰＵがキャリア検出信号がＬレベルに
なるまで続けられる。該キャリア検出信号がＬレベルに
なると、フリップフロップ１２ｃはリセットされ、また
イネーブル信号はＬレベルにされて一ディセーブルにな
される。

上記のようにして、キャリア検出信号がＨレベルの間に
受信データがメモリ１３ａに記憶されると、ＣＰＵは、
次に、該メモリ上で同期キャラクタＳＹＮをサーチし、
その次のアドレスから、データを復号する動作に移る。

以後の動作は、第６図で説明したのと同様であるので説
明を省略する。

以上のように、本発明の第１、第２実施例によれば、高
速のバーストデータを一旦メモリに記憶し、非受信時に
該メモリ上でデータの復号を行うようにしたので、高速
で動作する復号器を必要としないという効果がある。

〔発明の効果〕

以上のように、本発明によれば、−旦、データをメモリ
に読み込み、その後、時間のかかる復号動作を行うよう
にしているため、バースト的かつ高速に受信したデータ
を、高速の復号器を用いずに復号できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の回路ブロック図、第２図は
受信データおよびキャリア検出信号のタイムチャート、
第３図はメモリに記憶されたデータの概念図、第４図は
第１図の動作を説明するためのタイムチャート、第５図
は本発明の他の実施例の回路ブロック図、第６図は該実
施例のＣＰＵの機能を飛すフローチャート、第７図は第
５図のデータ読込み回路およびメモリの一具体回路例を
示すブロック図、第８図は本発明の詳細な説明する図で
ある。 １・・・データ読込み部、２・・・ＲＡＭ、３・・・復
号部、４・・・インタフェース、５・・・アンテナ、６
・・・通信領域、７・・・車両。 第１図 革３図 第２図 −〉鰐膚 篤 図 第 乙 図

Claims (2)

【特許請求の範囲】
1. （１）、複数にブロック化され、かつ誤り訂正符号化さ
   れたデータを復号する誤り訂正符号の復号方式において
   、 データを一旦メモリに取り込み、その後該メモリ上で複
   数のブロックについて順次復号動作を行うようにしたこ
   とを特徴とする誤り訂正符号の復号方式。
2. （２）前記データがバースト的に出力される高速データ
   であることを特徴とする前記特許請求の範囲第１項記載
   の誤り訂正符号の復号方式。