JPH04261237A - データ受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ受信装置、特
にデイジタル符号の信号伝送において受信情報の品質低
下を防止できるデータ受信装置に関するものである。

【０００２】

【従来の技術】伝送信号（以下、ビットシリアル信号と
いう）にノイズの影響でビット割れが発生した場合にも
比較的正確に読み取る方式として、例えば１ビット内に
サンプリング点を複数個設け１ビットを多数回読み取り
、多数決判定によりビットを判定する方法がよく知られ
ている。図７は例えば特開昭５７−０５３１６９号公報
に示されたこのような従来のデータ受信装置を示すブロ
ック図である。

【０００３】１は入力端子であり、ビットシリアル信号
が入力される。入力端子１はシリアル信号入力回路２に
接続されている。このシリアル信号入力回路２の一方の
出力は第１のシフトレジスタ３のデータ入力端子Ｄに送
出され、他方の出力はサンプリングパルス発生回路６に
送出されるようになっている。サンプリングパルス発生
回路６の出力は第１のシフトレジスタ３の読み込み端子
Ｔと分周回路７に送出される。この第１のシフトレジス
タ３の出力端子Ｑ１〜Ｑ９は多数決回路８を介して、第
２のシフトレジスタ４の入力端子Ｄに接続されている。 また、分周回路７の出力は第２のシフトレジスタ４の読
み込み端子Ｔに送出される。第２のシフトレジスタ４の
出力は出力端子５−１〜５−３からビットパラレルの信
号として出力される。

【０００４】次に、動作について図８のタイムチャート
を併用して説明する。図８（ａ）は図７の入力端子１よ
り入力された１キャラクタに相当するビットシリアル信
号の一例を示すものであり、Ｓ１はスタートビット（１
ビット）、Ｐはパリティビット（１ビット）、Ｓ２はス
トップビット（２ビット）を示す。（図８（ｄ）のＳ１
，Ｐ，Ｓ２も同一定義である）。図８（ａ）は、ビット
列に負極性ノイズ９−１，９−２と正極性ノイズ１０−
１〜１０−３が混入している状態を示している。

【０００５】図８（ａ）のスタートビットＳ１の前縁の
立下りで、図７のシリアル信号入力回路２はサンプリン
グパルス発生回路６へスタート信号を送出し、このスタ
ート信号がサンプリングパルス発生回路６に入力される
と、サンプリングパルス発生回路６は図８（ｂ）に示さ
れる如く所定時間間隔で１ビット当たり複数個のサンプ
リングパルスを発生する。この例では１ビットの間にサ
ンプリングパルスが９個発生される。

【０００６】第１のシフトレジスタ３の出力端子Ｑ１〜
Ｑ９は多数決回路８に接続されているため、図８（ａ）
のように、１ビットの中に負極性ノイズ９−１，９−２
や正極性ノイズ１０−１〜１０−３が混入して１ビット
の中のサンプリング時点におけるノイズ検出回数が正規
信号検出回数より小さければ、多数決をするために、ノ
イズは無視され多数決により決定された正規信号がシフ
トレジスタ４の入力端子へ出力される。

【０００７】分周回路７はサンプリングパルス発生回路
６の発生したパルスを計数して９個計数するごとに図８
（ｃ）に示されるデータ読み込み指令パルスを第２のシ
フトレジスタ４の読込端子Ｔへ送出する。第２のシフト
レジスタ４は読込端子Ｔへ入力されたデータ読み込み指
令パルスに基づき入力端子Ｄからデータを読み込み蓄積
し、出力端子５−１〜５−３からビットパラレル信号と
して出力する。

【０００８】

【発明が解決しようとする課題】従来のデータ受信装置
は以上のように構成されているので、１ビットの時間内
に発生されるサンプリングパルスによりサンプリングを
されたビット信号の過半数以上に誤りが発生すると多数
決により決定されたビット信号に誤りを生じ、受信情報
の品質が低下するという問題点があった。この発明は上
記のような問題点を解消するためになされたもので、受
信したデータの誤りを少なくし受信情報の品質を向上で
きるデータ受信装置を得ることを目的とする。

【０００９】

【課題を解決するための手段】請求項１に係る発明は、
直列伝送されるビット誤り検出情報を含むビット列の各
ビットを複数回サンプリングを行い、各ビットごとに複
数個のサンプリングデータを得て、このサンプリングデ
ータからビット列に対応する受信ビット列を複数列生成
し、受信ビット列ごとに含まれているビット誤り検出情
報に基づいて受信ビット列ごとの論理正誤判断を行うよ
うにしたものである。

【００１０】請求項２に係る発明は、請求項１における
ビット列を所定列数まとめて１ブロックを構成し、ブロ
ックごとにブロック誤り検出情報を付加してブロックビ
ット列とし、直列伝送されるブロックビット列の各ビッ
トを複数回サンプリングを行い、各ビットごとに複数個
のサンプリングデータを得て、このサンプリングデータ
からビット列に対応する受信ビット列及びブロックビッ
ト列に対応する受信ブロック列を複数列生成し、ビット
誤り検出情報に基づき各受信ビット列ごとの論理正誤判
断を行うとともにブロック誤り検出情報に基づき受信ブ
ロックビット列ごとの論理正誤判断を行うようにしたも
のである。

【００１１】

【作用】請求項１に係る発明においては、複数列の受信
ビット列を生成して、この受信ビット列ごとにビット誤
り検出情報に基づき論理正誤判断を行い、複数列の受信
ビット列の中から正しいものを選べるようにしている。

【００１２】請求項２に係る発明においては、請求項１
に係る受信ビット列単位の論理正誤判断に加えてブロッ
ク単位でブロック誤り検出情報に基づき論理正誤判断を
行い、複数列の受信ブロックビット列の中から正しいも
のを選べるようにしている。

【００１３】

【実施例】実施例１． 図１はこの発明の一実施例を示すブロック図であり、図
において、１１はマイクロプロセッサ（以下、ＣＰＵと
いう）であり、ＣＰＵ１１にはＲＯＭ１２とＲＡＭ１３
が接続されている。ＲＯＭ１２にはプログラムが格納さ
れ図３に示す動作（後述）をＣＰＵ１１に行わせる。Ｒ
ＡＭ１３はデータを格納するメモリである。シリアル信
号入力回路２の出力は図２（ａ）に示す論理信号のビッ
ト列の形でＣＰＵ１１に入力される。ＣＰＵ１１は図２
（ｂ）に示すサンプリングパルス（外部には出力されな
い）をプログラムで発生し、データを取り込みＲＡＭ１
３に格納する。

【００１４】以下、図３のフローチャートに基づいて動
作を説明する。ステップ５１において、キャラクタデー
タ分７ビットにスタートビットＳ１（１ビット）、スト
ップビットＳ２（２ビット）、ビット誤り検出情報であ
るパリティチェックビットＰ（１ビット）を加えて単位
情報の所定ビット数としての読み取りビット数を１１に
セットする。ステップ５２においてスタート信号Ｓ１の
立下りを検出し、スタート信号Ｓ１の立下りが検出され
る初回のデータであるＡタイミング読み取りデータ格納
場所の指定を行い（ステップ５３）、１ビット当たりの
サンプリング回数Ｎをセットした後（ステップ５４）サ
ンプリング間隔時間Δｔだけ時間待ちをする（ステップ
５５）。

【００１５】次に、図２（ｂ）に示すｔ１Ａのタイミン
グでデータを読み取りＲＡＭ１３へ格納する（ステップ
５６）。次にΔｔ時間後ｔ１Ｂのタイミングでデータを
読み取りＲＡＭ１３へ格納する。同じサンプリング動作
をＮ回繰り返しｔ１Ｎのタイミングまでのデータを読み
取りＲＡＭ１３へ格納する（ステップ５５〜５８）。読
み込まれたデータは図４に示すように受信ビット列３１
〜３Ｎの第１ビットＳ１として記憶される。１ビット目
のサンプリング（Ｎ回）が終了すると（ステップ５８）
ビット数の計数を１つ進め（ステップ５９）、１１ビッ
ト分の読み込みが終了するまで繰り返し（ステップ６０
）、単位情報を構成する全ビットが読み込まれ、ＲＡＭ
１３の記憶データとして図３（ａ）〜（ｃ）に示すビッ
ト長１１の受信ビット列３１〜３Ｎが生成される（ステ
ップ５３〜６０の繰り返し）。

【００１６】次に受信ビット列３１〜３Ｎの論理正誤判
断動作に入る。Ａタイミング読み取りデータである受信
ビット列３１について、スタート、ストップビットチェ
ック、パリティチェックを行い（ステップ６１）、正し
いと判定されると受信ビット列３１をＲＡＭ１３へ格納
し（ステップ６６）、受信処理を終了する。Ａタイミン
グ読み取りデータの受信ビット列３１の判定（ステップ
６１）で誤りがある場合には、Ｂタイミング読み取りデ
ータの受信ビット列３２の判定……、Ｎタイミング読み
取りデータの受信ビット列３Ｎの判定の動作を行う（ス
テップ６２）。

【００１７】Ｎタイミング読み取りデータの受信ビット
列３Ｎの判定（ステップ６２）でも誤りがある場合はビ
ット毎の多数決で受信ビット列を生成し（ステップ６３
）、この多数決生成ビット列を正誤判定し（ステップ６
５）、正しければデータをＲＡＭ１３へ格納し（ステッ
プ６６）、誤りであればエラーセットを行い（ステップ
６７）受信動作を終了する。即ち、スタートビット４１
−１（Ｓ１）は３１−１〜３Ｎ−１の多数決で生成され
、次のビット４１−２は３１−２〜３Ｎ−２の多数決で
生成される。このようにして多数決で生成した受信ビッ
ト列４１を図４（ｃ）に示す。

【００１８】上記一実施例においては、各ビット毎のサ
ンプリングデータを受信データ列３１〜３Ｎ用の格納場
所へ順次格納して行き受信ビット列３１〜３Ｎを生成す
るものを示したが、全てのサンプリングデータをまとめ
て記憶しておき、後からこのサンプリングデータから各
ビットに対応するデータを取り出して組み合わせて受信
ビット列を生成しても良い。また、例えば第１ビットの
サンプリングデータの第１番目、第２ビットの第５番目
、第３ビットの第２番……のものを組み合わせて一個の
受信ビット列とする如く、各ビット内の何番目のサンプ
リングデータを取り出して組み合わせるかは任意でよい
。

【００１９】実施例２． 図５はこの発明の他の実施例の動作を示すフローチャー
トである。なお、装置の構成は図１の一実施例と同様で
あるがＣＰＵ１１に実行させるプログラムの内容を異に
し、図３に示されたキャラクタごとのチェックの他に１
ワード（複数キャラクタ）ごとに１ブロックを構成しブ
ロックごとのチェックを加重したものである。以下、図
５のフローチャートにより動作を説明する。なお、図３
に示されたフローチャートと同様の動作を行うステップ
については同一符号を付して説明を省略する。

【００２０】ステップ７１において、一つの伝送単位と
してのブロックである１ワードのキャラクタ数Ｍにブロ
ック誤り検出情報であるブロックチェックビットＣ、ブ
ロックエンドビットＳ３のビットを１キャラクタとして
加えて受信キャラクタ数Ｍ＋１を設定する。次に、ステ
ップ５１〜６０において図３のフローチャートに示され
たのと同様にキャラクタごとの受信ビット列を生成する
。１キャラクタ分のビット読み取りが終了すると（ステ
ップ６０）、受信キャラクタの計数を１進め（ステップ
７２）、再びステップ５１へ戻り次のキャラクタのビッ
ト読み取りを行い、１ワード分に相当するＭ＋１キャラ
クタを読み取る（受信する）までステップ５１〜７３を
繰り返し、図６（ａ）〜（ｃ）に示される１ワードに相
当するＭ＋１キャラクタ分のビット列からなる受信ブロ
ックビット列８１〜８Ｎを生成する。

【００２１】以上のようにして１ワード分に相当するキ
ャラクタ数の受信を終えると、Ａ，Ｂ，…Ｎタイミング
に読み込んだビットデータが正しいか否かをまずキャラ
クタごとにパリティチェックビットＰに基づいて判断し
、最後にブロックチェックビットＣに基づいて１ワード
の論理正誤判断を順に行い（ステップ７４，７５）、正
しければ受信ブロックビット列をＲＡＭ１３へ格納する
（ステップ６６）。Ａ〜Ｎタイミングでサンプリングを
行ったＮ個の受信ブロックビット列が全て誤りである場
合（ステップ７５）は各ビットごとに多数決でビットを
決定して受信ブロック列を生成し（ステップ７６）、さ
らにこの受信ブロックビット列の正誤判断を行い（ステ
ップ７７）、正しければメモリへ格納（ステップ６６）
、誤りであればエラー情報をセットして（ステップ６７
）終了する。

【００２２】なお、図５の実施例ではスタートビット、
ストップビットを有するキャラクタ単位に分割可能な電
文１ワードを一つのブロックとして受信する例を示した
が、この電文以外の同期信号で受信を開始し、連続した
ビットを規定数受信する場合においても同様の効果を有
する。

【００２３】また、図４，図６の各実施例におけるデー
タ（キャラクタ）部分のビット数、スタートビットＳ１
、ストップビットＳ２、パリティチェックビットＰ、ブ
ロックチェックビットＣ等のビット長構成はこの発明の
目的に沿うように任意に構成すれば良いし、パリティチ
ェックビットＰ、ブロックチェックビットＣの代わりに
定マーク符号、ハミング符号等を用いたものであっても
同様の効果を有する。

【００２４】

【発明の効果】請求項１に係る発明によれば、複数の受
信ビット列を生成して各ビット列ごとに正誤判断をして
正しいものを選べるようにしたので、受信情報の品質を
向上できる。

【００２５】請求項２に係る発明によれば、請求項１に
係る受信ビット列ごとの正誤判断に加えて受信ビット列
の所定列数ごとにブロックチェック情報を付加してブロ
ック単位でも正誤判断を行うようにしたので、一層受信
情報の品質を向上できる。

【図面の簡単な説明】

【図１】この発明の一実施例の構成を示すブロック図で
ある。

【図２】この発明の一実施例の動作を説明するタイムチ
ャートである。

【図３】この発明の一実施例の動作を説明するフローチ
ャートである。

【図４】この発明の一実施例の動作を説明するメモリ図
である。

【図５】この発明の他の実施例の動作を説明するフロー
チャートである。

【図６】この発明の他の実施例の動作を説明するメモリ
図である。

【図７】従来のデータ受信装置の構成を示すブロック図
である。

【図８】従来のデータ受信装置の動作を説明するタイム
チャートである。

【符号の説明】

１　　入力端子 ２　　シリアル信号入力回路 １１　　ＣＰＵ １２　　ＲＯＭ １３　　ＲＡＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　スタート信号及びビット誤り検出情報
   を含む単位情報を所定個数のビットで構成されたビット
   列とし、このビット列が直列伝送される伝送信号を受信
   するデータ受信装置において、上記スタート信号の論理
   レベルが変化する時点より所定時間間隔にて上記１ビッ
   トの時間内に複数個のサンプリング信号を発生するサン
   プリング信号発生手段と、上記サンプリング信号に基づ
   き上記伝送信号のサンプリングを行って上記ビット列の
   各ビットごとに複数個のサンプリングデータを得るサン
   プリング手段と、上記サンプリングデータから上記ビッ
   ト列に対応する受信ビット列を複数列生成する受信ビッ
   ト列生成手段と、上記各受信ビット列に含まれている上
   記ビット誤り検出情報に基づき上記各受信ビット列ごと
   に上記受信ビット列の正誤論理判断を行うビット列判断
   手段と、を備えたデータ受信装置。
2. 【請求項２】　　スタート信号及びビット誤り検出情報
   を含む単位情報を所定個数のビットで構成されたビット
   列とし、さらにこのビット列の所定列数分を１ブロック
   としてブロック誤り検出情報を付加してブロックビット
   列として直列伝送される伝送信号を受信するデータ受信
   装置において、上記スタート信号の論理レベルが変化す
   る時点より所定時間間隔にて上記１ビットの時間内に複
   数個のサンプリング信号を発生するサンプリング信号発
   生手段と、上記サンプリング信号に基づき上記伝送信号
   のサンプリングを行って上記ブロックビット列の各ビッ
   トごとに複数個のサンプリングデータを得るサンプリン
   グ手段と、上記サンプリングデータから上記ビット列に
   対応する受信ビット列を複数列生成するとともにこの受
   信ビット列に基づき上記ブロックビット列に対応する受
   信ブロックビット列を複数列生成する受信ブロックビッ
   ト列生成手段と、上記各受信ビット列に含まれている上
   記ビット誤り検出情報に基づき上記各受信ビット列ごと
   に上記受信ビット列の正誤論理判断を行うビット列判断
   手段と、上記各受信ブロックビット列に含まれている上
   記ブロック誤り検出情報に基づき各受信ブロックビット
   列ごとに上記受信ブロックビット列の正誤論理判断を行
   うブロックビット列判断手段と、を備えたデータ受信装
   置。