JPH0249052B2 - - Google Patents
Info
- Publication number
- JPH0249052B2 JPH0249052B2 JP55177147A JP17714780A JPH0249052B2 JP H0249052 B2 JPH0249052 B2 JP H0249052B2 JP 55177147 A JP55177147 A JP 55177147A JP 17714780 A JP17714780 A JP 17714780A JP H0249052 B2 JPH0249052 B2 JP H0249052B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- input
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明はMOSトランジスタで構成されたアナ
ログ電圧信号を増幅する演算増幅器等の出力段に
適した増幅回路に関するものである。
ログ電圧信号を増幅する演算増幅器等の出力段に
適した増幅回路に関するものである。
従来のMOS演算増幅器の出力段にはソースフ
オロア回路が使われることが多い。第１図は、従
来のソースフオロア回路図を示し、第１図ａは、
Ｎチヤネル型MOSトランジスタを使つたもので、
同図ｂはＰチヤネル型MOSトランジスタを使つ
たものである。第２図は第１図ａのNMOS型ソ
ースフオロア回路の動作波形を示すものである。
同図においてt0，t2，t4の期間は、出力電圧は一
定であり、このとき入力電圧に対して、駆動素子
６のスレツシヨルド電圧VTNに相当する電圧だ
け、シフトされる。t1の期間は、立ち上がり信号
に対する応答であるが、駆動素子６の電流はゲー
ト・ソース間電圧Vgsすなわち、入出力端子間電
圧の２乗にほぼ比例した値となる。そのため、負
荷容量CL，８は急速に充電される。これに対し
て、t3の期間は、立ち下がり信号に対応する応答
であるが、駆動素子６はこのときゲート・ソース
間電圧Vgsが負となりオフ状態となるため負荷素
子７で負荷容量CLは放電される。このとき負荷
素子７の電流は直流バイアス電圧で決まる一定の
値を持ち、第２図のように出力電圧は徐々に下降
する。以上の動作は、第１図ｂのPMOS型ソー
スフオロア回路においても同様である。
オロア回路が使われることが多い。第１図は、従
来のソースフオロア回路図を示し、第１図ａは、
Ｎチヤネル型MOSトランジスタを使つたもので、
同図ｂはＰチヤネル型MOSトランジスタを使つ
たものである。第２図は第１図ａのNMOS型ソ
ースフオロア回路の動作波形を示すものである。
同図においてt0，t2，t4の期間は、出力電圧は一
定であり、このとき入力電圧に対して、駆動素子
６のスレツシヨルド電圧VTNに相当する電圧だ
け、シフトされる。t1の期間は、立ち上がり信号
に対する応答であるが、駆動素子６の電流はゲー
ト・ソース間電圧Vgsすなわち、入出力端子間電
圧の２乗にほぼ比例した値となる。そのため、負
荷容量CL，８は急速に充電される。これに対し
て、t3の期間は、立ち下がり信号に対応する応答
であるが、駆動素子６はこのときゲート・ソース
間電圧Vgsが負となりオフ状態となるため負荷素
子７で負荷容量CLは放電される。このとき負荷
素子７の電流は直流バイアス電圧で決まる一定の
値を持ち、第２図のように出力電圧は徐々に下降
する。以上の動作は、第１図ｂのPMOS型ソー
スフオロア回路においても同様である。
「このように、従来のソースフオロア回路で
は、立ち上がりと立ち下がりの信号に対する応答
速度が異なるという欠点を有していた。本発明は
これらの欠点を除去するため、駆動素子６に対し
て逆の伝導チヤネルを持つトランジスタを新しく
設け、入力信号をこれら直列トランジスタの制御
入力端子に共通に入力することにより、負荷容量
CLに蓄えられた電荷が放電しやすくする、すな
わち出力電圧の立ち下がり応答をすみやかにする
とともに、立ち上がり特性に対しては、従来と同
等の応答が得られるようにしたものである。」 第３図は、本発明の一実施例の回路で、ａは
NMOSロード型回路であつて、NMOSにより動
作電流を定めているものである。同図ｂは
PMOSロード型の回路であつて、PMOSにより
動作電流を定めているものである。
は、立ち上がりと立ち下がりの信号に対する応答
速度が異なるという欠点を有していた。本発明は
これらの欠点を除去するため、駆動素子６に対し
て逆の伝導チヤネルを持つトランジスタを新しく
設け、入力信号をこれら直列トランジスタの制御
入力端子に共通に入力することにより、負荷容量
CLに蓄えられた電荷が放電しやすくする、すな
わち出力電圧の立ち下がり応答をすみやかにする
とともに、立ち上がり特性に対しては、従来と同
等の応答が得られるようにしたものである。」 第３図は、本発明の一実施例の回路で、ａは
NMOSロード型回路であつて、NMOSにより動
作電流を定めているものである。同図ｂは
PMOSロード型の回路であつて、PMOSにより
動作電流を定めているものである。
端子３は信号入力端子、４は信号出力端子、１
は電源端子、２は１よりも低い電圧の電源端子、
６は駆動素子、７は負荷素子、８は負荷容量、９
はスイツチング素子である。第３図ａにおいて、
電源端子１にドレインを接続したNMOSトラン
ジスタの駆動素子６のソースは、PMOSトラン
ジスタのスイツチング素子のソースに接続され、
その接続点は信号出力端子４に接続され、上部素
子９のドレインは電源端子１の電圧よりも低い電
圧の電源端子２に接続されている。これらの２つ
のトランジスタのゲートはともに信号入力端子３
に接続されている。また負荷素子７である
NMOSトランジスタのドレイン、ソース、およ
びゲートは、それぞれ信号出力端子４、電源端子
２、および直流電圧バイアス電圧入力端子５に接
続されている。
は電源端子、２は１よりも低い電圧の電源端子、
６は駆動素子、７は負荷素子、８は負荷容量、９
はスイツチング素子である。第３図ａにおいて、
電源端子１にドレインを接続したNMOSトラン
ジスタの駆動素子６のソースは、PMOSトラン
ジスタのスイツチング素子のソースに接続され、
その接続点は信号出力端子４に接続され、上部素
子９のドレインは電源端子１の電圧よりも低い電
圧の電源端子２に接続されている。これらの２つ
のトランジスタのゲートはともに信号入力端子３
に接続されている。また負荷素子７である
NMOSトランジスタのドレイン、ソース、およ
びゲートは、それぞれ信号出力端子４、電源端子
２、および直流電圧バイアス電圧入力端子５に接
続されている。
以上のように構成された第３図ａのNMOSロ
ード型の実施例の回路の動作を、第４図の動作波
形図により説明する。第４図のt0，t1，t2，t3，t4
の期間は、従来のソースフオロア回路と同様に動
作し、スイツチング素子９はオフ状態である。t5
の期間は、立ち下がり信号に対する応答である
が、このときスイツチング素子９のゲート・ソー
ス間電圧Vgsは上記オフ状態から反転し、素子９
はオンする。素子９のソース、ドレイン間を流れ
る電流はやはり上記電圧Vgsの二乗にほぼ比例す
るので、立ち上がり波形の応答と同様な出力応答
が、立ち下がり波形に対しても得られることにな
る。
ード型の実施例の回路の動作を、第４図の動作波
形図により説明する。第４図のt0，t1，t2，t3，t4
の期間は、従来のソースフオロア回路と同様に動
作し、スイツチング素子９はオフ状態である。t5
の期間は、立ち下がり信号に対する応答である
が、このときスイツチング素子９のゲート・ソー
ス間電圧Vgsは上記オフ状態から反転し、素子９
はオンする。素子９のソース、ドレイン間を流れ
る電流はやはり上記電圧Vgsの二乗にほぼ比例す
るので、立ち上がり波形の応答と同様な出力応答
が、立ち下がり波形に対しても得られることにな
る。
なお、第４図においてVTPはスイツチング素子
９のスレツシヨルド電圧であり、出力端子４の電
圧が入力端子３の電圧よりも、このVTPだけVTN
を逆極性にシフトした値に達すると素子９はオフ
状態となり、この結果、負荷端子７のみで負荷容
量の電荷が放電される。
９のスレツシヨルド電圧であり、出力端子４の電
圧が入力端子３の電圧よりも、このVTPだけVTN
を逆極性にシフトした値に達すると素子９はオフ
状態となり、この結果、負荷端子７のみで負荷容
量の電荷が放電される。
このように、スイツチング素子９は、立ち下が
りの応答を立ち上がりと同様に高速化する働きを
有する。その後t3，t4時においてトランジスタ９
がオフとなつても、負荷素子７を通して電流パス
が形成されているため、端子４における出力電圧
の安定が図れる。
りの応答を立ち上がりと同様に高速化する働きを
有する。その後t3，t4時においてトランジスタ９
がオフとなつても、負荷素子７を通して電流パス
が形成されているため、端子４における出力電圧
の安定が図れる。
本発明回路においては、例えば第３図の実施例
においてはトランジスタ９を除いたトランジスタ
６，７はソースフオロア回路であるので、トラン
ジスタ９の動作が、本発明の特徴的動作である。
トランジスタ７は入力信号に関係なく一定電流が
流れるのみで、立ち下がり速度に限度がある。こ
れを補うのがトランジスタ９である。また、トラ
ンジスタ９は、スイツチング素子として立ち下が
り波形にのみ応答し、しかも負荷容量CLに蓄え
られた電荷を放電するのみであるから、トランジ
スタ９を設けない従来回路に比べて消費電力が増
加することはない。更に、負荷素子７の電流を小
さくしても、立ち下がりの応答特性を決定するの
は、大部分の電流が流れるスイツチング素子９で
あるので、立ち下がり応答特性を劣化することな
く、低電力化を図れることも本発明回路の大きな
特徴である。
においてはトランジスタ９を除いたトランジスタ
６，７はソースフオロア回路であるので、トラン
ジスタ９の動作が、本発明の特徴的動作である。
トランジスタ７は入力信号に関係なく一定電流が
流れるのみで、立ち下がり速度に限度がある。こ
れを補うのがトランジスタ９である。また、トラ
ンジスタ９は、スイツチング素子として立ち下が
り波形にのみ応答し、しかも負荷容量CLに蓄え
られた電荷を放電するのみであるから、トランジ
スタ９を設けない従来回路に比べて消費電力が増
加することはない。更に、負荷素子７の電流を小
さくしても、立ち下がりの応答特性を決定するの
は、大部分の電流が流れるスイツチング素子９で
あるので、立ち下がり応答特性を劣化することな
く、低電力化を図れることも本発明回路の大きな
特徴である。
さらに負荷素子７が無く、トランジスタ６，９
のみで回路が構成される場合、通常の信号入力時
にはトランジスタ６，９は共にオフ状態となつて
いるために第７図の斜線部に示す様に入出力特性
において入力電圧Vioに対し出力電圧Vpotが不確
定となる領域が存在する。これに対し本願発明に
示す様に負荷素子７がトランジスタ９と並列に接
続されている事により、トランジスタ９がオフ時
にもこの負荷素子７を通して電流パスが形成され
るため、第８図に示す様に入出力特性は確定し、
安定な増幅を行うことが出来る。
のみで回路が構成される場合、通常の信号入力時
にはトランジスタ６，９は共にオフ状態となつて
いるために第７図の斜線部に示す様に入出力特性
において入力電圧Vioに対し出力電圧Vpotが不確
定となる領域が存在する。これに対し本願発明に
示す様に負荷素子７がトランジスタ９と並列に接
続されている事により、トランジスタ９がオフ時
にもこの負荷素子７を通して電流パスが形成され
るため、第８図に示す様に入出力特性は確定し、
安定な増幅を行うことが出来る。
従つて、負荷素子７は回路の安定動作としての
役割を果たし、スイツチング素子９は立ち下がり
応答を高速化するための役割をそれぞれ果たし、
相ともなつて効果を発揮するものである。
役割を果たし、スイツチング素子９は立ち下がり
応答を高速化するための役割をそれぞれ果たし、
相ともなつて効果を発揮するものである。
第５図は本発明の他の実施例の回路を示すもの
で、負荷素子７の代わりに、定電流源を用いて動
作電流を設定しており、第３図の回路例と同様な
動作をする。
で、負荷素子７の代わりに、定電流源を用いて動
作電流を設定しており、第３図の回路例と同様な
動作をする。
第６図は負荷素子７の代わりに抵抗負荷Ｒの１
１で動作電流を設定した本発明の他の実施例の回
路を示すものである。
１で動作電流を設定した本発明の他の実施例の回
路を示すものである。
本発明回路を、MOS演算増幅器の出力回路と
して使用した場合、演算増幅器の入力電圧を増幅
した電圧が出力回路の入力端子に加えられる。一
般的に演算増幅器は出力電圧を入力端子に帰還す
る負帰還回路の接続で使用される。この場合に、
演算増幅器の入力端子に第４図に示した様なパル
ス状の波形が入力されると、この入力波形電圧と
出力電圧の差が増幅された電圧が出力回路入力に
発生する。入力が立ち下がつた直後には出力電圧
はまだ追従せず入力電圧と出力電圧差は大きく発
生し、急速に出力回路入力電圧も出力電圧を下げ
るように低い電圧になる。従つて、第４図に示し
たt5の期間と同様にスイツチング素子９がオン状
態となつて出力電圧を高速に立ち下げることがで
きる。第４図では出力電圧が入力電圧近くまで到
達してスイツチング素子９のスレツシヨルド電圧
VTP以下まで接近するとスイツチング９はオフす
るため、出力電圧が定常状態に達するまでのt3の
期間では立ち下がり速度が低下していた。ところ
が、演算増幅器の出力回路では出力電圧が入力電
圧近くまで到達しても演算増幅器の電圧利得は
100〜10000倍と大きいので、極めて出力電圧と入
力電圧が接近するまで出力回路入力には出力電圧
よりVTP以上低い電圧が加え続けられ、スイツチ
ング素子９がオフした後に立ち下がり速度が低下
しても出力電圧が入力電圧と等しくなつて定常状
態に達するまでのt3は非常に短くなる。このた
め、高速の立ち上がり、立ち下がり応答が得られ
る。
して使用した場合、演算増幅器の入力電圧を増幅
した電圧が出力回路の入力端子に加えられる。一
般的に演算増幅器は出力電圧を入力端子に帰還す
る負帰還回路の接続で使用される。この場合に、
演算増幅器の入力端子に第４図に示した様なパル
ス状の波形が入力されると、この入力波形電圧と
出力電圧の差が増幅された電圧が出力回路入力に
発生する。入力が立ち下がつた直後には出力電圧
はまだ追従せず入力電圧と出力電圧差は大きく発
生し、急速に出力回路入力電圧も出力電圧を下げ
るように低い電圧になる。従つて、第４図に示し
たt5の期間と同様にスイツチング素子９がオン状
態となつて出力電圧を高速に立ち下げることがで
きる。第４図では出力電圧が入力電圧近くまで到
達してスイツチング素子９のスレツシヨルド電圧
VTP以下まで接近するとスイツチング９はオフす
るため、出力電圧が定常状態に達するまでのt3の
期間では立ち下がり速度が低下していた。ところ
が、演算増幅器の出力回路では出力電圧が入力電
圧近くまで到達しても演算増幅器の電圧利得は
100〜10000倍と大きいので、極めて出力電圧と入
力電圧が接近するまで出力回路入力には出力電圧
よりVTP以上低い電圧が加え続けられ、スイツチ
ング素子９がオフした後に立ち下がり速度が低下
しても出力電圧が入力電圧と等しくなつて定常状
態に達するまでのt3は非常に短くなる。このた
め、高速の立ち上がり、立ち下がり応答が得られ
る。
以上説明したように、本発明は立ち上がり、立
ち下がりに対する過渡応答が同様であるだけでな
く、負荷素子の動作電流を小さくしても過渡応答
特性がほとんど劣化しないので、MOS演算増幅
器の出力回路に適用することにより大幅な低電力
化が図れる利点がある。
ち下がりに対する過渡応答が同様であるだけでな
く、負荷素子の動作電流を小さくしても過渡応答
特性がほとんど劣化しないので、MOS演算増幅
器の出力回路に適用することにより大幅な低電力
化が図れる利点がある。
第１図は従来の回路、第２図は第１図の回路の
動作波形、第３図は本発明の一実施例の回路、第
４図は第３図の回路の動作波形、第５図は定電流
源ロード形の実施例の回路、第６図は抵抗ロード
形の実施例の回路、第７図は負荷素子７が無い場
合の入出力特性、第８図は本発明における入出力
特性をそれぞれ示すものである。 １……電源端子（高電圧側）、２……電源端子
（低電圧側）、３……信号入力端子、４……信号出
力端子、５……直流バイアス電圧入力端子、６…
…駆動素子、７……負荷素子、８……負荷容量、
９……スイツチング素子、１０……定電流源、１
１……負荷抵抗。
動作波形、第３図は本発明の一実施例の回路、第
４図は第３図の回路の動作波形、第５図は定電流
源ロード形の実施例の回路、第６図は抵抗ロード
形の実施例の回路、第７図は負荷素子７が無い場
合の入出力特性、第８図は本発明における入出力
特性をそれぞれ示すものである。 １……電源端子（高電圧側）、２……電源端子
（低電圧側）、３……信号入力端子、４……信号出
力端子、５……直流バイアス電圧入力端子、６…
…駆動素子、７……負荷素子、８……負荷容量、
９……スイツチング素子、１０……定電流源、１
１……負荷抵抗。
Claims (1)
- １ ゲート電極を入力端子に、ドレイン電極を第
１の電源端子に、ソース電極を容量性負荷を有す
る出力端子に接続した駆動用のMOSトランジス
タと前記ソース電極と第２の電源端子間に接続し
た前記駆動用のMOSトランジタの動作電流を設
定する動作電流設定手段とからなるソースフオロ
ア型増幅回路において、前記出力端子にソース電
極を、前記第２の電源端子にドレイン電極を、前
記入力端子にゲート電極をそれぞれ接続し、かつ
前記駆動用のMOSトランジタに対し逆の導伝チ
ヤネルを持つMOSトランジスタを設けたことを
特徴とするMOSアナログ信号増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177147A JPS57101406A (en) | 1980-12-17 | 1980-12-17 | Mos analog signal amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177147A JPS57101406A (en) | 1980-12-17 | 1980-12-17 | Mos analog signal amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101406A JPS57101406A (en) | 1982-06-24 |
| JPH0249052B2 true JPH0249052B2 (ja) | 1990-10-29 |
Family
ID=16026005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55177147A Granted JPS57101406A (en) | 1980-12-17 | 1980-12-17 | Mos analog signal amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57101406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0433248U (ja) * | 1990-07-12 | 1992-03-18 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015177225A (ja) * | 2014-03-13 | 2015-10-05 | 凸版印刷株式会社 | ソース接地増幅回路およびそのスルー・レート改善方法 |
-
1980
- 1980-12-17 JP JP55177147A patent/JPS57101406A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0433248U (ja) * | 1990-07-12 | 1992-03-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101406A (en) | 1982-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4379267A (en) | Low power differential amplifier | |
| US6580326B2 (en) | High-bandwidth low-voltage gain cell and voltage follower having an enhanced transconductance | |
| US4274014A (en) | Switched current source for current limiting complementary symmetry inverter | |
| US5266887A (en) | Bidirectional voltage to current converter | |
| KR890004970B1 (ko) | 개선된 부하 구동특성을 갖는 반도체 직접회로 | |
| JPH0618308B2 (ja) | 平衡型差動増幅器 | |
| JPH08204470A (ja) | 演算増幅器 | |
| GB1592800A (en) | Linear amplifier | |
| JPH0693613B2 (ja) | Ｍｉｓトランジスタ回路 | |
| US4336503A (en) | Driver circuit having reduced cross-over distortion | |
| JPH06216666A (ja) | 差動増幅器 | |
| US4124808A (en) | MOS on-chip voltage sense amplifier circuit | |
| JP3085803B2 (ja) | 差動電流源回路 | |
| US4818897A (en) | Fast one way amplifier stage | |
| JPH09130162A (ja) | 横電流調節を有する電流ドライバ回路 | |
| JPH04115622A (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| US7042256B2 (en) | Voice coil motor power amplifier | |
| JPH0249052B2 (ja) | ||
| JPS61157106A (ja) | 演算増幅器 | |
| JP3370169B2 (ja) | 出力回路 | |
| US6316999B1 (en) | Operational amplifier | |
| JPH0856128A (ja) | 演算増幅器 | |
| JP2871902B2 (ja) | 電流セル回路 | |
| JPH0879036A (ja) | スイッチ回路 | |
| JPH0741215Y2 (ja) | 差動増幅回路 |