JPH0249011B2 - - Google Patents
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- JPH0249011B2 JPH0249011B2 JP55071015A JP7101580A JPH0249011B2 JP H0249011 B2 JPH0249011 B2 JP H0249011B2 JP 55071015 A JP55071015 A JP 55071015A JP 7101580 A JP7101580 A JP 7101580A JP H0249011 B2 JPH0249011 B2 JP H0249011B2
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Landscapes
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製法に係わる。
半導体装置、例えば単体半導体装置、或いは半
導体集積回路装置等において、第１図に示すよう
にシリコンSi基板１上に絶縁層２、例えばSiO2
層が被着され、これに穿設されたコンクタト窓３
を通じて基板１の所定領域にコンタクトして所要
のパターンを有するアルミニウム金属層より成る
電極ないしは配線（以下電極配線という）４が被
着形成される構造を採る場合がある。
導体集積回路装置等において、第１図に示すよう
にシリコンSi基板１上に絶縁層２、例えばSiO2
層が被着され、これに穿設されたコンクタト窓３
を通じて基板１の所定領域にコンタクトして所要
のパターンを有するアルミニウム金属層より成る
電極ないしは配線（以下電極配線という）４が被
着形成される構造を採る場合がある。
このような半導体装置を得る場合、Si基板１上
に被着形成したSiO2等の絶縁層２に、コンクタ
ト窓３を穿設し、その後、コンタクト窓３内を含
んで全面的にアルミニウム金属層を蒸着し、この
金属層に対して選択的にいわゆるドライエツチン
グ、例えばCCl4系プラズマドライエツチングを
行つて不要部分をエツチングして所要のパターン
の電極配線４を形成することが行われる。
に被着形成したSiO2等の絶縁層２に、コンクタ
ト窓３を穿設し、その後、コンタクト窓３内を含
んで全面的にアルミニウム金属層を蒸着し、この
金属層に対して選択的にいわゆるドライエツチン
グ、例えばCCl4系プラズマドライエツチングを
行つて不要部分をエツチングして所要のパターン
の電極配線４を形成することが行われる。
一方、列えば集積回路の高密度化等の要求によ
る電極配線４のパターンの微細化によつて電極配
線４の、絶縁層２上に跨る幅ｄは、小さくされる
傾向にあり、その幅が例えばコンタクト窓３の幅
と同程度に選ばれることが望まれる場合が生じて
くる。この場合、電極配線４のパターニングの精
度の問題から第３図に示すように配線４の縁部、
すなわちドライエツチング部が絶縁層２上に跨ら
ずコンタクト窓３内に入り込む場合が生ずる。
る電極配線４のパターンの微細化によつて電極配
線４の、絶縁層２上に跨る幅ｄは、小さくされる
傾向にあり、その幅が例えばコンタクト窓３の幅
と同程度に選ばれることが望まれる場合が生じて
くる。この場合、電極配線４のパターニングの精
度の問題から第３図に示すように配線４の縁部、
すなわちドライエツチング部が絶縁層２上に跨ら
ずコンタクト窓３内に入り込む場合が生ずる。
ところが、上述した例えばCCl4系のプラズマ
エツチングによる場合、例えばSiO2絶縁層２に
対するエツチング性は、電極配線４を構成する例
えばAl金属層のそれより格段的に抵いので、
SiO2絶縁層２上においては、Al金属層のみを選
択的にエツチングすることができるが、例えばSi
基板１に対して高いエツチング性を示すので、コ
ンタクト窓３を通じてSi基板１上に直接的に被着
されたAl金属層に対してのエツチングに関して
は、Al金属層のみならずこれと共にこれの下の
Si基板をエツチングすることになる。したがつて
このSi基板へのエツチングを回避するには、配線
４のパターンの幅を、パターン化精度を勘案した
幅となして、そのパターンの縁部が確実にコンタ
クト窓３の縁部外の絶縁層２上に跨つて存するよ
うに選定する必要があり、配線４のパターンの微
細化が制約される。
エツチングによる場合、例えばSiO2絶縁層２に
対するエツチング性は、電極配線４を構成する例
えばAl金属層のそれより格段的に抵いので、
SiO2絶縁層２上においては、Al金属層のみを選
択的にエツチングすることができるが、例えばSi
基板１に対して高いエツチング性を示すので、コ
ンタクト窓３を通じてSi基板１上に直接的に被着
されたAl金属層に対してのエツチングに関して
は、Al金属層のみならずこれと共にこれの下の
Si基板をエツチングすることになる。したがつて
このSi基板へのエツチングを回避するには、配線
４のパターンの幅を、パターン化精度を勘案した
幅となして、そのパターンの縁部が確実にコンタ
クト窓３の縁部外の絶縁層２上に跨つて存するよ
うに選定する必要があり、配線４のパターンの微
細化が制約される。
本発明は、このような欠点を解消して微細な電
極配線を形成して目的とする各種半導体装置を得
ることができるようにした半導体装置の製法を提
供するものである。
極配線を形成して目的とする各種半導体装置を得
ることができるようにした半導体装置の製法を提
供するものである。
第４図ないし第６図を参照して本発明の一例を
詳細に説明する。
詳細に説明する。
この例においても、半導体基体、例えばSi基体
１上の一部に選択的に電極配線をオーミツクにコ
ンタクトする場合である。
１上の一部に選択的に電極配線をオーミツクにコ
ンタクトする場合である。
この場合においても第４図に示すように、Si基
体１上に絶縁層、例えばSiO2層２を周知の技術
によつて被着し、これに、例えばプラズマドライ
エツチングによつてコンタクト窓３を穿設する
が、本発明においては、少くともこのコンタクト
窓３内を含んで例えば全面的に白金Pt層５を200
Å〜300Å程度の厚さに蒸着し、その後、例えば
水素を含む窒素ガス雰囲気中で600℃、３分間の
熱処理を行つて、Pt層５がSi基体１に直接接触す
る部分、すなわち、コンタクト窓３内のSi基体１
の表面に、PtとSiの合金層、すなわち白金シリサ
イドPtSi層６いわば自己整合的に形成する。
体１上に絶縁層、例えばSiO2層２を周知の技術
によつて被着し、これに、例えばプラズマドライ
エツチングによつてコンタクト窓３を穿設する
が、本発明においては、少くともこのコンタクト
窓３内を含んで例えば全面的に白金Pt層５を200
Å〜300Å程度の厚さに蒸着し、その後、例えば
水素を含む窒素ガス雰囲気中で600℃、３分間の
熱処理を行つて、Pt層５がSi基体１に直接接触す
る部分、すなわち、コンタクト窓３内のSi基体１
の表面に、PtとSiの合金層、すなわち白金シリサ
イドPtSi層６いわば自己整合的に形成する。
次に、Pt層５に対して熱王水処理を行つて
SiO2層２上のPt層５を、第６図に示すように除
去する。この場合、コンタクト窓３内のSi基体１
の表面に形成された白金シリサイド層６は残存す
るので少くともこれの上、すなわちコンタクト窓
３内を含んで、電極配線を構成する例えばAl金
属層４′を例えば全面的に蒸着する。
SiO2層２上のPt層５を、第６図に示すように除
去する。この場合、コンタクト窓３内のSi基体１
の表面に形成された白金シリサイド層６は残存す
るので少くともこれの上、すなわちコンタクト窓
３内を含んで、電極配線を構成する例えばAl金
属層４′を例えば全面的に蒸着する。
そして、この金属層４′に対して、例えばCCl4
系のプラズマドライエツチングを行つて、これを
所要のパターンとなして電極配線４を形成する。
この場合、電極配線４の幅は、必ずしもその縁部
がSiO2層２上に跨るような幅に選定される要は
なく、コンタクト窓３内にその縁部が存在するよ
うな幅を選定してもよいものである。この場合、
白金シリサイド層６に対するエツチング性は、
Al金属層４′に対するそれより十分小さいので、
電極配線４の幅が小さくコンタクト窓３内にその
縁部が存在するような場合においても、このプラ
ズマエツチングに対して耐性を有する白金シリサ
イド層６がエツチングのマスクとして作用するの
で、コンタクト窓３内に電極配線４の縁部が存在
する場合においても、コンタクト窓３の基板１の
表面がエツチングされるのを回避できるものであ
る。
系のプラズマドライエツチングを行つて、これを
所要のパターンとなして電極配線４を形成する。
この場合、電極配線４の幅は、必ずしもその縁部
がSiO2層２上に跨るような幅に選定される要は
なく、コンタクト窓３内にその縁部が存在するよ
うな幅を選定してもよいものである。この場合、
白金シリサイド層６に対するエツチング性は、
Al金属層４′に対するそれより十分小さいので、
電極配線４の幅が小さくコンタクト窓３内にその
縁部が存在するような場合においても、このプラ
ズマエツチングに対して耐性を有する白金シリサ
イド層６がエツチングのマスクとして作用するの
で、コンタクト窓３内に電極配線４の縁部が存在
する場合においても、コンタクト窓３の基板１の
表面がエツチングされるのを回避できるものであ
る。
このようにして、基体１の所定部にコンタクト
窓３を通じて電極配線４がコンタクトされた目的
とする半導体装置が得られる。
窓３を通じて電極配線４がコンタクトされた目的
とする半導体装置が得られる。
上述したように本発明によれば、白金シリサイ
ドが上述したプラズマドライエツチングに対し、
エツチングされにくい耐性を有することを利用し
て、電極配線４を構成する金属層４′の被着に先
立つてコンタクト窓３内の基体１の表面に白金シ
リサイド層６を形成し置くものであるから、電極
配線４の縁部がコンタクト窓３内に存在しても、
白金シリサイド６のマスク作用によつて、基体１
の表面がコンタクト窓３を通じてエツチングされ
ることがないようにしたので、電極配線４の幅は
コンタクト窓３の幅に係わりなく任意に十分に小
さく選定できるので、電極配線の微細パターン化
が実現できて、例えば半導体集積回路においての
高密度化を助成することができる。因みに、従来
の方法による場合、例えばコンタクト窓３の幅が
３〜4μｍである場合、電極配線４の幅はこれよ
り十分大きい５〜6μｍに選ばれていたものであ
るが、本発明によれば電極配線４の幅をコンタク
ト窓の幅と同等ないしはこれ以下に選定すること
ができる。しかもこの白金シリサイドは、Si基体
に対しAl電極配線４を良好に低抵抗コンタクト
できる効果をも有する。
ドが上述したプラズマドライエツチングに対し、
エツチングされにくい耐性を有することを利用し
て、電極配線４を構成する金属層４′の被着に先
立つてコンタクト窓３内の基体１の表面に白金シ
リサイド層６を形成し置くものであるから、電極
配線４の縁部がコンタクト窓３内に存在しても、
白金シリサイド６のマスク作用によつて、基体１
の表面がコンタクト窓３を通じてエツチングされ
ることがないようにしたので、電極配線４の幅は
コンタクト窓３の幅に係わりなく任意に十分に小
さく選定できるので、電極配線の微細パターン化
が実現できて、例えば半導体集積回路においての
高密度化を助成することができる。因みに、従来
の方法による場合、例えばコンタクト窓３の幅が
３〜4μｍである場合、電極配線４の幅はこれよ
り十分大きい５〜6μｍに選ばれていたものであ
るが、本発明によれば電極配線４の幅をコンタク
ト窓の幅と同等ないしはこれ以下に選定すること
ができる。しかもこの白金シリサイドは、Si基体
に対しAl電極配線４を良好に低抵抗コンタクト
できる効果をも有する。
尚、上述した例ではSi基体１、いわば単結晶Si
上に電極配線４をコンタクトさせる場合である
が、例えば多層配線構造を有する半導体装置にお
いて、例えば、配線の一部となる多結晶シリコン
層上に層間絶縁層を形成し、これの上に形成した
電極配線を層間絶縁層に穿設したコンタクト窓を
通じて多結晶シリコン層にコンタクトさせる場合
に適用することもできる。この場合においても、
そのコンタクト窓内に電極配線の縁部が存在する
ことによるコンタクト窓内のシリコン層の表面が
エツチングされることを回避できるものである。
云い換えれば、より電極配線４の幅狭化をはかる
ことができ、半導体集積回路等における高密度化
に伴う電極配線相互の短絡を防止でき、更にこれ
によつて、より高密度化がはかられるものであ
る。
上に電極配線４をコンタクトさせる場合である
が、例えば多層配線構造を有する半導体装置にお
いて、例えば、配線の一部となる多結晶シリコン
層上に層間絶縁層を形成し、これの上に形成した
電極配線を層間絶縁層に穿設したコンタクト窓を
通じて多結晶シリコン層にコンタクトさせる場合
に適用することもできる。この場合においても、
そのコンタクト窓内に電極配線の縁部が存在する
ことによるコンタクト窓内のシリコン層の表面が
エツチングされることを回避できるものである。
云い換えれば、より電極配線４の幅狭化をはかる
ことができ、半導体集積回路等における高密度化
に伴う電極配線相互の短絡を防止でき、更にこれ
によつて、より高密度化がはかられるものであ
る。
尚、上述した白金シリサイドPtSi層６が、これ
の形成に当つてこのPtSi層上に極く薄いSiO2が
生成され、PtSi−SiO2−Pt構造を有する場合も
あるが、この場合においても実質的に上述の利益
に支障は生じなかつた。
の形成に当つてこのPtSi層上に極く薄いSiO2が
生成され、PtSi−SiO2−Pt構造を有する場合も
あるが、この場合においても実質的に上述の利益
に支障は生じなかつた。
第１図は従来の半導体装置の製法の説明に供す
る半導体装置の要部の拡大平面図、第２図はその
Ａ−Ａ線上の断面図、第３図は同様の説明に供す
る半導体装置の要部の拡大平面図、第４図ないし
第６図は本発明による半導体装置の製法の一例の
工程図である。 １はシリコン半導体基体、２はSiO2絶縁層、
３はそのコンタクト窓、４は電極配線層、５は白
金層、６は白金シリサイド層である。
る半導体装置の要部の拡大平面図、第２図はその
Ａ−Ａ線上の断面図、第３図は同様の説明に供す
る半導体装置の要部の拡大平面図、第４図ないし
第６図は本発明による半導体装置の製法の一例の
工程図である。 １はシリコン半導体基体、２はSiO2絶縁層、
３はそのコンタクト窓、４は電極配線層、５は白
金層、６は白金シリサイド層である。
Claims (1)
- 【特許請求の範囲】 １ シリコン半導体上に形成された絶縁層にコン
タクト窓を形成する工程と、 該コンタクト窓内の上記半導体の露出部上に自
己整合的に白金シリサイド層を形成する工程と、 該白金シリサイド層上を覆つて配線層を形成す
る工程と、 上記白金シリサイド層と上記絶縁層がともにエ
ツチングされにくい条件でかつ上記配線層の少な
くとも一部が、上記白金シリサイド層上でエツチ
ングされるように上記配線層をパターニングする
工程とを具備し、上記白金シリサイド層の一部を
露出させて、上記コンタクト窓と上記配線層との
間に間〓部を有する電極配線を形成することを特
徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101580A JPS56167331A (en) | 1980-05-28 | 1980-05-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101580A JPS56167331A (en) | 1980-05-28 | 1980-05-28 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56167331A JPS56167331A (en) | 1981-12-23 |
| JPH0249011B2 true JPH0249011B2 (ja) | 1990-10-26 |
Family
ID=13448252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101580A Granted JPS56167331A (en) | 1980-05-28 | 1980-05-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56167331A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148340A (ja) * | 1983-02-14 | 1984-08-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478659A (en) * | 1977-12-05 | 1979-06-22 | Mitsubishi Electric Corp | Menufacture of semiconductor device |
| JPS54149465A (en) * | 1978-05-16 | 1979-11-22 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5570023A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Formation of electrode and wiring for semiconductor |
-
1980
- 1980-05-28 JP JP7101580A patent/JPS56167331A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5478659A (en) * | 1977-12-05 | 1979-06-22 | Mitsubishi Electric Corp | Menufacture of semiconductor device |
| JPS54149465A (en) * | 1978-05-16 | 1979-11-22 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5570023A (en) * | 1978-11-20 | 1980-05-27 | Mitsubishi Electric Corp | Formation of electrode and wiring for semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56167331A (en) | 1981-12-23 |
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