JPH0247922A - プログラマブル論理素子 - Google Patents
プログラマブル論理素子Info
- Publication number
- JPH0247922A JPH0247922A JP63198168A JP19816888A JPH0247922A JP H0247922 A JPH0247922 A JP H0247922A JP 63198168 A JP63198168 A JP 63198168A JP 19816888 A JP19816888 A JP 19816888A JP H0247922 A JPH0247922 A JP H0247922A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- volatile memory
- memory element
- transfer gate
- programmable logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000010354 integration Effects 0.000 abstract description 5
- 238000004549 pulsed laser deposition Methods 0.000 description 13
- 108090000553 Phospholipase D Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 102100032967 Phospholipase D1 Human genes 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 108010002266 phospholipase D1 Proteins 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ユーザが手元で任意の回路を電気的にプログ
ラム可能なプログラマブル論理素子に係り、特に、信頼
性が高く、且つ面積の小さなメモリセルを含み、不揮発
性で、且つ非同期・低消費電力の大規模なプログラマブ
ル論理素子を得ることが可能なプログラマブル論理素子
に関するものである。
ラム可能なプログラマブル論理素子に係り、特に、信頼
性が高く、且つ面積の小さなメモリセルを含み、不揮発
性で、且つ非同期・低消費電力の大規模なプログラマブ
ル論理素子を得ることが可能なプログラマブル論理素子
に関するものである。
従来より、ユーザが手元において任意の論理回路を実現
可能に構成されたプログラマブル論理素子（以下、ＰＬ
Ｄと称する）が知られている。 このＰＬＤは、従来、プログラマブルなＡＮＤ面やＯＲ
面を有するいわゆるＰＬＡ（プログラマブル・ロジック
・アレイ）を用いる方式や、メモリを用いたテーブル・
ルックアップ方式と呼ばれる方式で実現されていた。 そして、大規模なＰＬＤの場合には、例えば第７図に示
す如く、これらの方式で実現されたプログラマブルな論
理要素（プログラマブル・ロジック・エレメント、以下
、ＰＬＥと称する）１０１を、多数個ＰＬＤチップ１０
０上に配置し、各ＰＬＥ間をプログラマブルな配線１０
２で結線することによって、ユーザが所望の大規模回路
を実現可能な構成とされていた。 しかしながら、このような大規模ＰＬＤをＰＬＡで構成
した場合に、ユーザが容易に使える非同期式の論理回路
を実現するためには、例えば第８図に非同期式の０ＭＯ
３ＰＬＡで構成した全加算器の例を示す如く、プルアッ
プ抵抗Ｒ１００〜Ｒ１０８を用いた回路構成にする等の
必要があるため、該プルアップ抵抗を流れる回路電源Ｖ
ｏｗ）→グランドＧＮＤ間の貫通電流等によって、直流
消費電力の低減が大きな問題となる。従って、回路規模
的にも、ある程度以上は大きくできない等の問題点があ
った。 第８図において、Ｘ、Ｙは加算入力信号、Ｃｉｎはキャ
リーイン信号、１０３はＡＮＤ面、１０４は、該ＡＮＤ
面１０３における、例えば７本の積項線、１０５及び１
０６は、例えばＳＲＡＭ （スタティック・ランダム・
アクセス・メモリ）セルからなる、プログラマブルな並
列スイッチ素子、１０７はインバータ、１０８はＯＲ面
、１０９はＭＯＳスイッチ素子、Ｓは加算出力、ｃｏｕ
ｔはキャリーアウト出力である。 又、ＡＴＤ （アドレス・トランジション・デイテクシ
ョン）の技術を使えば、直流消費電力は削減できるが、
この場合複雑な回路が必要になる等、ＰＬＡを大規模Ｐ
ＬＤに用いるのには困難が伴う。 そこで最近、完全０ＭＯ３構成が可能なテーブル・ルッ
クアップ方式を大規模ＰＬＤに採用することが行われて
きている。 ところが、不揮発性で、且つ非同期・低消費電力の大規
模ＰＬＤを形成する場合、このようなテーブル・ルック
アップ方式を採用すると、情報を保持するためのラッチ
回路の面積が大きいために、高集積化が困難であるとい
う問題点を有していた。 ＥＰＲＯＭによって不揮発性化した、テーブル・ルック
アップ方式のＰＬＤに用いられるメモリセル８の一例を
第９図に示す０図において、１２０は、Ｂｉｔ線を介し
て入力信号の正論理が入力される第１のトランスファゲ
ート、１２２は、Ｂｉｔ線を介して入力信号の負論理が
入力される第２のトランスファゲート、１２４．１２６
は、対応する入力信号毎に、前記第１又は第２のトラン
スファゲート１２０．１２２のいずれか一方をオンとし
、他方をオフとする信号を生成するための、プログラマ
ブルなメモリ素子を構成するＳＲＡＭセル、１２８．１
３０は、“１″又は“０″をきちんと出して不揮発性状
態を維持することにより、ＳＲＡＭセル１２４．１２６
の不揮発性化を図るためのＥＰＲＯＭ、１３２．１３４
は、動作を安定化するための小容量である。 このようなラッチ回路８によれば、不揮発性のテーブル
・ルックアップ方式ＰＬＤを実現可能であるが、従来は
、例えばゲート＠３μｍ、ゲート長３．ＩＩ程度の２つ
のＳＲＡＭセル１２４．１２６及び２つのＥＰＲＯＭ１
２８．１３０が必要であるだけでなく、ＳＲＡＭセル１
２４．１２６に書込みを行うための、高電圧の書込み電
圧ｖｐｐでブレークダウンしないようにするため、前記
トランスファゲート１２０．１２２として、高耐圧のト
ランジスタを用いる必要があり、そのゲート長が長くな
ると共に、これに合わせて電流をとるためゲート幅も大
となり、例えばゲート＠３０μｍ、ゲート長３μｌ程度
のものを用いる必要があるため、メモリセル８の総面積
として約２０００μｆ程度の大面積が必要となって、高
集積化が困難であった。
可能に構成されたプログラマブル論理素子（以下、ＰＬ
Ｄと称する）が知られている。 このＰＬＤは、従来、プログラマブルなＡＮＤ面やＯＲ
面を有するいわゆるＰＬＡ（プログラマブル・ロジック
・アレイ）を用いる方式や、メモリを用いたテーブル・
ルックアップ方式と呼ばれる方式で実現されていた。 そして、大規模なＰＬＤの場合には、例えば第７図に示
す如く、これらの方式で実現されたプログラマブルな論
理要素（プログラマブル・ロジック・エレメント、以下
、ＰＬＥと称する）１０１を、多数個ＰＬＤチップ１０
０上に配置し、各ＰＬＥ間をプログラマブルな配線１０
２で結線することによって、ユーザが所望の大規模回路
を実現可能な構成とされていた。 しかしながら、このような大規模ＰＬＤをＰＬＡで構成
した場合に、ユーザが容易に使える非同期式の論理回路
を実現するためには、例えば第８図に非同期式の０ＭＯ
３ＰＬＡで構成した全加算器の例を示す如く、プルアッ
プ抵抗Ｒ１００〜Ｒ１０８を用いた回路構成にする等の
必要があるため、該プルアップ抵抗を流れる回路電源Ｖ
ｏｗ）→グランドＧＮＤ間の貫通電流等によって、直流
消費電力の低減が大きな問題となる。従って、回路規模
的にも、ある程度以上は大きくできない等の問題点があ
った。 第８図において、Ｘ、Ｙは加算入力信号、Ｃｉｎはキャ
リーイン信号、１０３はＡＮＤ面、１０４は、該ＡＮＤ
面１０３における、例えば７本の積項線、１０５及び１
０６は、例えばＳＲＡＭ （スタティック・ランダム・
アクセス・メモリ）セルからなる、プログラマブルな並
列スイッチ素子、１０７はインバータ、１０８はＯＲ面
、１０９はＭＯＳスイッチ素子、Ｓは加算出力、ｃｏｕ
ｔはキャリーアウト出力である。 又、ＡＴＤ （アドレス・トランジション・デイテクシ
ョン）の技術を使えば、直流消費電力は削減できるが、
この場合複雑な回路が必要になる等、ＰＬＡを大規模Ｐ
ＬＤに用いるのには困難が伴う。 そこで最近、完全０ＭＯ３構成が可能なテーブル・ルッ
クアップ方式を大規模ＰＬＤに採用することが行われて
きている。 ところが、不揮発性で、且つ非同期・低消費電力の大規
模ＰＬＤを形成する場合、このようなテーブル・ルック
アップ方式を採用すると、情報を保持するためのラッチ
回路の面積が大きいために、高集積化が困難であるとい
う問題点を有していた。 ＥＰＲＯＭによって不揮発性化した、テーブル・ルック
アップ方式のＰＬＤに用いられるメモリセル８の一例を
第９図に示す０図において、１２０は、Ｂｉｔ線を介し
て入力信号の正論理が入力される第１のトランスファゲ
ート、１２２は、Ｂｉｔ線を介して入力信号の負論理が
入力される第２のトランスファゲート、１２４．１２６
は、対応する入力信号毎に、前記第１又は第２のトラン
スファゲート１２０．１２２のいずれか一方をオンとし
、他方をオフとする信号を生成するための、プログラマ
ブルなメモリ素子を構成するＳＲＡＭセル、１２８．１
３０は、“１″又は“０″をきちんと出して不揮発性状
態を維持することにより、ＳＲＡＭセル１２４．１２６
の不揮発性化を図るためのＥＰＲＯＭ、１３２．１３４
は、動作を安定化するための小容量である。 このようなラッチ回路８によれば、不揮発性のテーブル
・ルックアップ方式ＰＬＤを実現可能であるが、従来は
、例えばゲート＠３μｍ、ゲート長３．ＩＩ程度の２つ
のＳＲＡＭセル１２４．１２６及び２つのＥＰＲＯＭ１
２８．１３０が必要であるだけでなく、ＳＲＡＭセル１
２４．１２６に書込みを行うための、高電圧の書込み電
圧ｖｐｐでブレークダウンしないようにするため、前記
トランスファゲート１２０．１２２として、高耐圧のト
ランジスタを用いる必要があり、そのゲート長が長くな
ると共に、これに合わせて電流をとるためゲート幅も大
となり、例えばゲート＠３０μｍ、ゲート長３μｌ程度
のものを用いる必要があるため、メモリセル８の総面積
として約２０００μｆ程度の大面積が必要となって、高
集積化が困難であった。
本発明は、前記従来の問題点を解消するべくなされたも
ので、信頼性が高く、且つ面積の小さなメモリセルを含
み、従って、不揮発性で、且つ非同期・低消費電力の大
規模ＰＬＤを得ることが可能なプログラマブル論理素子
を提供することを目的とする。
ので、信頼性が高く、且つ面積の小さなメモリセルを含
み、従って、不揮発性で、且つ非同期・低消費電力の大
規模ＰＬＤを得ることが可能なプログラマブル論理素子
を提供することを目的とする。
本発明は、任意の回路を電気的にプログラム可能なプロ
グラマブル論理素子において、少くとも浮遊ゲートを有
する単一の不揮発性記憶素子と、該不揮発性記憶素子の
ドレインと一つの電源端子の間に接続された抵抗と、前
記不揮発性記憶素子のドレインとソース間に接続された
容量と、記憶された情報を読出すために、前記不揮発性
記憶素子のドレインに一端が接続されたトランスファゲ
ートと、該トランスファゲートと並行に、カソードが前
記不揮発性記憶素子のドレインに接続され、アノードが
前記トランスファゲートの他方の端子に接続されたダイ
オードと、前記不揮発性記憶素子のトレインに接続され
た出力端子とを含むことによって、前記目的を達成した
ものである。 又、同様のプログラマブル論理素子において、前記ダイ
オードを省略したものである。 又、同様のプログラマブル論理素子において、前記容量
を省略したものである。
グラマブル論理素子において、少くとも浮遊ゲートを有
する単一の不揮発性記憶素子と、該不揮発性記憶素子の
ドレインと一つの電源端子の間に接続された抵抗と、前
記不揮発性記憶素子のドレインとソース間に接続された
容量と、記憶された情報を読出すために、前記不揮発性
記憶素子のドレインに一端が接続されたトランスファゲ
ートと、該トランスファゲートと並行に、カソードが前
記不揮発性記憶素子のドレインに接続され、アノードが
前記トランスファゲートの他方の端子に接続されたダイ
オードと、前記不揮発性記憶素子のトレインに接続され
た出力端子とを含むことによって、前記目的を達成した
ものである。 又、同様のプログラマブル論理素子において、前記ダイ
オードを省略したものである。 又、同様のプログラマブル論理素子において、前記容量
を省略したものである。
本発明に係るＰＬＤのメモリセル８は、例えば第１図に
示す如く、従来のＳＲＡＭセルを省略し、その代わりに
、少くとも浮遊ゲートを有する単一の不揮発性記憶素子
、例えばＥＰＲＯＭｌ０を用いている。従って、従来必
要であった一対のＳＲＡＭセル及びＥＰＲＯＭの一方が
不要となり、面積を小さくすることができる。 又、前記ＥＦＲＯＭＩＯのドレインＤと一つの電源端子
の間に、抵抗１２を接続している。従って、消費電力を
低減することができる。この抵抗１２の抵抗値とＰＬＤ
全体における消費電力の間には、例えば第２図に示すよ
うな関係が成立するので、抵抗１２の抵抗値を例えば１
００以上とすることによって、待機時の消′ｇｔｔ力を
１ ｍＷ以下とすることができる。 又、前記ＥＰＲＯＭｌ０のドレインＤとソース・Ｓの間
に、容量１４を並列に接続しているので、例えばα線が
入射して電子や正孔が注入されても、これによって出力
端子の電圧Ｖｏｕｔが論理量値以下に下がることを防ぐ
ことができ、α線による誤動作を防止することができる
。前記容量１４の値とα線入射時における出力端子の電
圧Ｖｏｕｔの降下の関係の例を第３図に示す、第３図は
、第４図に示すような等価回路において、電流源１６に
よって、第５図に示すような電流波形で、出力端子の電
荷を吸出すことにより、α線による電子注入と等価な影
響を与えたときの、出力端子の電圧Ｖｏｕｔを時間経過
と共に測定したものである。第３図の例では、容量１４
の容量値Ｃが３０フアラツド以下では、出力電圧ｖｏｕ
ｔが次段の論理量値Ｖｔ１（例えば２．５Ｖ）を割って
しまう。 なお、α線の入射によるエラーが問題とならない場合に
は、容量１４を省略したり、あるいは従来と同様の小容
量とすることも可能である。 前記トランスファゲート１８と並行に、負の端子が前記
ＥＦＲＯＭＩＯのドレインＤに接続され、正の端子が前
記トランスファゲート１８の他方の端子に接続されたダ
イオード２０を設けた場合には、トランスファゲート１
８として、例えば、ゲート幅５μｌ、ゲート長さ１．２
μｍ程度の、高耐圧でない通常仕様のトランジスタを用
いることができ、メモリセル８を一層小型化して、例え
ば総面積４００μが程度とすることができる。 なお、ダイオード２０を用いることなく、トランスファ
ゲート１８として、例えばゲート幅３０μ僧、ゲート長
さ３μｍ程度の高耐圧トランジスタを用いることもでき
る。この場合でも、メモリセル８の総面積は約９００μ
が程度となり、従来の半分以下にすることができる。 このようにして、従来のメモリセルで用いられていたＳ
ＲＡＭセルを省略し、且つ、不揮発性記憶素子（ＥＰＲ
ＯＭ＞を１つとすることによって、メモリセルの構成を
単純化し、素子数を減らして、信頼性を高めると共に、
面積を非常に小さくすることができる。従って、不揮発
性で、且つ非同期・低消費電力の大規模ＰＬＤを得るこ
とが可能となる。 【実施例］ 以下図面を参照して本発明に係るＰＬＤの実施例を詳細
に説明する。 本発明の第１実施例は、第１図に示す如く、少くとも浮
遊ゲートを有する単一のＥＰＲＯＭｌ０と、該ＥＰＲＯ
Ｍｌ０のドレインＤと一つの電源端子の間に接続された
、１００以上の抵抗１２と、前記ＥＰＲＯＭｌ０のドレ
インＤとソースＳ間に接続された、３０ファラッド以上
の容量１４と、記憶された情報を読出すために、前記Ｅ
ＦＲＯＭ１０のドレインＤに一端が接続された、通常仕
様のトランジスタから成るトランスファゲート１８と、
該トランスファゲート１８と並行に、カソードが前記Ｅ
ＰＲＯＭｌ０のドレインＤに接続され、アノードが前記
トランスファゲート１８の他方の端子に接続されたダイ
オード２０と、前記ＥＰＲＯＭｌ０のドレインＤに接続
された出力端子とを含むメモリセル８を、アレイ状に配
置したものである。 本実施例においては、ダイオード２ｏを設けているので
、トランスファゲート１８として、例えばゲート幅が５
μｍ、ゲート長さが１．２μｍの、通常仕様の小型のト
ランジスタを用いることができ、メモリセル８の総面積
を４００μが程度に大幅に小型化して、集積度を一層高
めることができる。 次に、第６図を参照して、本発明の第２実施例を詳細に
説明する。 この第２実施例は、第１実施例と同様のメモリセル８に
おいて、ダイオード２０を省略し、トランスファゲート
１８として、従来と同様の、例えばゲート＠３０μｌ、
ゲート長さ３μｍ程度の高耐圧トランジスタを用いたも
のである。 池の点については前記第１実施例と同様であるので説明
は省略する。 本実施例においては、メモリセル８の総面積を約９００
μｖ２程度として、従来の半分程度以下とすることがで
きる。 なお、前記実施例においては、いずれも容量１４が設け
られて、α線の入射による誤動作が防止されていたが、
α線の入射が問題とならない場合には、容量１４を省略
したり、あるいは従来と同様の小容量とすることもでき
る。
示す如く、従来のＳＲＡＭセルを省略し、その代わりに
、少くとも浮遊ゲートを有する単一の不揮発性記憶素子
、例えばＥＰＲＯＭｌ０を用いている。従って、従来必
要であった一対のＳＲＡＭセル及びＥＰＲＯＭの一方が
不要となり、面積を小さくすることができる。 又、前記ＥＦＲＯＭＩＯのドレインＤと一つの電源端子
の間に、抵抗１２を接続している。従って、消費電力を
低減することができる。この抵抗１２の抵抗値とＰＬＤ
全体における消費電力の間には、例えば第２図に示すよ
うな関係が成立するので、抵抗１２の抵抗値を例えば１
００以上とすることによって、待機時の消′ｇｔｔ力を
１ ｍＷ以下とすることができる。 又、前記ＥＰＲＯＭｌ０のドレインＤとソース・Ｓの間
に、容量１４を並列に接続しているので、例えばα線が
入射して電子や正孔が注入されても、これによって出力
端子の電圧Ｖｏｕｔが論理量値以下に下がることを防ぐ
ことができ、α線による誤動作を防止することができる
。前記容量１４の値とα線入射時における出力端子の電
圧Ｖｏｕｔの降下の関係の例を第３図に示す、第３図は
、第４図に示すような等価回路において、電流源１６に
よって、第５図に示すような電流波形で、出力端子の電
荷を吸出すことにより、α線による電子注入と等価な影
響を与えたときの、出力端子の電圧Ｖｏｕｔを時間経過
と共に測定したものである。第３図の例では、容量１４
の容量値Ｃが３０フアラツド以下では、出力電圧ｖｏｕ
ｔが次段の論理量値Ｖｔ１（例えば２．５Ｖ）を割って
しまう。 なお、α線の入射によるエラーが問題とならない場合に
は、容量１４を省略したり、あるいは従来と同様の小容
量とすることも可能である。 前記トランスファゲート１８と並行に、負の端子が前記
ＥＦＲＯＭＩＯのドレインＤに接続され、正の端子が前
記トランスファゲート１８の他方の端子に接続されたダ
イオード２０を設けた場合には、トランスファゲート１
８として、例えば、ゲート幅５μｌ、ゲート長さ１．２
μｍ程度の、高耐圧でない通常仕様のトランジスタを用
いることができ、メモリセル８を一層小型化して、例え
ば総面積４００μが程度とすることができる。 なお、ダイオード２０を用いることなく、トランスファ
ゲート１８として、例えばゲート幅３０μ僧、ゲート長
さ３μｍ程度の高耐圧トランジスタを用いることもでき
る。この場合でも、メモリセル８の総面積は約９００μ
が程度となり、従来の半分以下にすることができる。 このようにして、従来のメモリセルで用いられていたＳ
ＲＡＭセルを省略し、且つ、不揮発性記憶素子（ＥＰＲ
ＯＭ＞を１つとすることによって、メモリセルの構成を
単純化し、素子数を減らして、信頼性を高めると共に、
面積を非常に小さくすることができる。従って、不揮発
性で、且つ非同期・低消費電力の大規模ＰＬＤを得るこ
とが可能となる。 【実施例］ 以下図面を参照して本発明に係るＰＬＤの実施例を詳細
に説明する。 本発明の第１実施例は、第１図に示す如く、少くとも浮
遊ゲートを有する単一のＥＰＲＯＭｌ０と、該ＥＰＲＯ
Ｍｌ０のドレインＤと一つの電源端子の間に接続された
、１００以上の抵抗１２と、前記ＥＰＲＯＭｌ０のドレ
インＤとソースＳ間に接続された、３０ファラッド以上
の容量１４と、記憶された情報を読出すために、前記Ｅ
ＦＲＯＭ１０のドレインＤに一端が接続された、通常仕
様のトランジスタから成るトランスファゲート１８と、
該トランスファゲート１８と並行に、カソードが前記Ｅ
ＰＲＯＭｌ０のドレインＤに接続され、アノードが前記
トランスファゲート１８の他方の端子に接続されたダイ
オード２０と、前記ＥＰＲＯＭｌ０のドレインＤに接続
された出力端子とを含むメモリセル８を、アレイ状に配
置したものである。 本実施例においては、ダイオード２ｏを設けているので
、トランスファゲート１８として、例えばゲート幅が５
μｍ、ゲート長さが１．２μｍの、通常仕様の小型のト
ランジスタを用いることができ、メモリセル８の総面積
を４００μが程度に大幅に小型化して、集積度を一層高
めることができる。 次に、第６図を参照して、本発明の第２実施例を詳細に
説明する。 この第２実施例は、第１実施例と同様のメモリセル８に
おいて、ダイオード２０を省略し、トランスファゲート
１８として、従来と同様の、例えばゲート＠３０μｌ、
ゲート長さ３μｍ程度の高耐圧トランジスタを用いたも
のである。 池の点については前記第１実施例と同様であるので説明
は省略する。 本実施例においては、メモリセル８の総面積を約９００
μｖ２程度として、従来の半分程度以下とすることがで
きる。 なお、前記実施例においては、いずれも容量１４が設け
られて、α線の入射による誤動作が防止されていたが、
α線の入射が問題とならない場合には、容量１４を省略
したり、あるいは従来と同様の小容量とすることもでき
る。
第１図は、本発明に係るプログラマブル論理素子（ＰＬ
Ｄ）で用いられているメモリセルの第１実施例の構成を
示す回路図、 第２図は、本発明における抵抗の値とＰＬＤ全体におけ
る消費電力の関係の例を示す線図、第３図は、本発明に
おける容量の値とα線入射時における出力端子の電圧降
下の関係の例を示す線図、 第４図は、第３図の実験結果を得るときに用いられた等
価回路を示す回路図、 第５図は、同じく電流源の電流波形を示す線図、第６図
は、本発明に係るＰＬＤで用いられているメモリセルの
第２実施例の構成を示す回路図、第７図は、プログラマ
ブル論理要素（ＰＬＢ）を多数個配列した大規模なＰＬ
Ｄの例を示す線図、第８図は、プログラマブル・ロジッ
ク・アレイ（ＰＬＡ）により構成されたプログラマブル
論理間数発生部の例を示す回路図、 第９図は、不揮発性テーブル・ルックアップ方式ＰＬＤ
に用いられている従来のメモリセルの一例を示す回路図
である。 ８・・・メモリセル、 Ｉ Ｄ・・・ドレイン、 １２・・・抵抗、 １ １８・・・トランスファゲート、 ２０・・・ダイオード。 ０・・・ＥＦＲＯＭ、 Ｓ・・・ソース、 ４・・・容量、
Ｄ）で用いられているメモリセルの第１実施例の構成を
示す回路図、 第２図は、本発明における抵抗の値とＰＬＤ全体におけ
る消費電力の関係の例を示す線図、第３図は、本発明に
おける容量の値とα線入射時における出力端子の電圧降
下の関係の例を示す線図、 第４図は、第３図の実験結果を得るときに用いられた等
価回路を示す回路図、 第５図は、同じく電流源の電流波形を示す線図、第６図
は、本発明に係るＰＬＤで用いられているメモリセルの
第２実施例の構成を示す回路図、第７図は、プログラマ
ブル論理要素（ＰＬＢ）を多数個配列した大規模なＰＬ
Ｄの例を示す線図、第８図は、プログラマブル・ロジッ
ク・アレイ（ＰＬＡ）により構成されたプログラマブル
論理間数発生部の例を示す回路図、 第９図は、不揮発性テーブル・ルックアップ方式ＰＬＤ
に用いられている従来のメモリセルの一例を示す回路図
である。 ８・・・メモリセル、 Ｉ Ｄ・・・ドレイン、 １２・・・抵抗、 １ １８・・・トランスファゲート、 ２０・・・ダイオード。 ０・・・ＥＦＲＯＭ、 Ｓ・・・ソース、 ４・・・容量、
Claims (3)
- （１）任意の回路を電気的にプログラム可能なプログラ
マブル論理素子において、 少くとも浮遊ゲートを有する単一の不揮発性記憶素子と
、 該不揮発性記憶素子のドレインと一つの電源端子の間に
接続された抵抗と、 前記不揮発性記憶素子のドレインとソース間に接続され
た容量と、 記憶された情報を読出すために、前記不揮発性記憶素子
のドレインに一端が接続されたトランスファゲートと、 該トランスファゲートと並行に、カソードが前記不揮発
性記憶素子のドレインに接続され、アノードが前記トラ
ンスファゲートの他方の端子に接続されたダイオードと
、 前記不揮発性記憶素子のドレインに接続された出力端子
と、 を含むことを特徴とするプログラマブル論理素子。 - （２）任意の回路を電気的にプログラム可能なプログラ
マブル論理素子において、 少くとも浮遊ゲートを有する単一の不揮発性記憶素子と
、 該不揮発性記憶素子のドレインと一つの電源端子の間に
接続された抵抗と、 前記不揮発性記憶素子のドレインとソース間に接続され
た容量と、 記憶された情報を読出すために、前記不揮発性記憶素子
のドレインに一端が接続されたトランスファゲートと、 前記不揮発性記憶素子のドレインに接続された出力端子
と、 を含むことを特徴とするプログラマブル論理素子。 - （３）任意の回路を電気的にプログラム可能なプログラ
マブル論理素子において、 少くとも浮遊ゲートを有する単一の不揮発性記憶素子と
、 該不揮発性記憶素子のドレインと一つの電源端子の間に
接続された抵抗と、 記憶された情報を読出すために、前記不揮発性記憶素子
のドレインに一端が接続されたトランスファゲートと、 前記不揮発性記憶素子のドレインに接続された出力端子
と、 を含むことを特徴とするプログラマブル論理素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198168A JPH0247922A (ja) | 1988-08-09 | 1988-08-09 | プログラマブル論理素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63198168A JPH0247922A (ja) | 1988-08-09 | 1988-08-09 | プログラマブル論理素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247922A true JPH0247922A (ja) | 1990-02-16 |
Family
ID=16386597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63198168A Pending JPH0247922A (ja) | 1988-08-09 | 1988-08-09 | プログラマブル論理素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247922A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150192A (en) * | 1981-03-13 | 1982-09-16 | Toshiba Corp | Non-volatile semiconductor memory device |
-
1988
- 1988-08-09 JP JP63198168A patent/JPH0247922A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150192A (en) * | 1981-03-13 | 1982-09-16 | Toshiba Corp | Non-volatile semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW419828B (en) | Semiconductor integrated circuit | |
| US6597603B2 (en) | Dual mode high voltage power supply for providing increased speed in programming during testing of low voltage non-volatile memories | |
| JP3726753B2 (ja) | 不揮発性半導体記憶装置の昇圧回路 | |
| JPH05250870A (ja) | 半導体メモリ装置のリフレッシュタイマ | |
| JPS6348118B2 (ja) | ||
| JP2662822B2 (ja) | 半導体記憶装置 | |
| TWI270080B (en) | Nonvolatile semiconductor storage device | |
| JP2003233996A (ja) | 半導体記憶装置 | |
| JP2000057772A (ja) | 半導体記憶装置 | |
| JPH0247922A (ja) | プログラマブル論理素子 | |
| WO2023098063A1 (zh) | 一种读取时间可控的反熔丝存储器读取电路 | |
| JPS6052997A (ja) | 半導体記憶装置 | |
| JPH0777075B2 (ja) | デコーダ−ドライバ回路 | |
| JPH1069796A (ja) | 高速試験機能付半導体集積回路 | |
| TWI704564B (zh) | 記憶體裝置及其電源控制電路 | |
| JPS58128090A (ja) | ダイナミツクｉｃメモリ | |
| TW200414223A (en) | A low power logic gate | |
| JPS5839117A (ja) | Ｍｏｓトランジスタ駆動回路 | |
| EP1303044B1 (en) | Diode-based multiplexer | |
| EP3107103B1 (en) | Memory circuit for low power supply voltage | |
| US20230025219A1 (en) | Anti-fuse memory reading circuit with controllable reading time | |
| JPH03116494A (ja) | 半導体記憶回路装置 | |
| US7554863B2 (en) | Voltage control circuit and semiconductor device having the voltage control circuit | |
| JPS5938674B2 (ja) | 記憶装置 | |
| JP4197923B2 (ja) | 半導体集積回路 |