JPH0246770A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0246770A JPH0246770A JP19766988A JP19766988A JPH0246770A JP H0246770 A JPH0246770 A JP H0246770A JP 19766988 A JP19766988 A JP 19766988A JP 19766988 A JP19766988 A JP 19766988A JP H0246770 A JPH0246770 A JP H0246770A
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 19
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- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置に関する。特に、高速、高信穎性
ＬＳＩにおいて有効である。
ＬＳＩにおいて有効である。
［従来の技術］
従来、ＳＯＩ構造を持つＳｉ基板中の酸素濃度は、〜ｌ
Ｏ”ｃｍ−３、または〜ｌＯ１０ｌ５弓のどちらかで、
Ｓｉ薄膜もＳｉ基板も同一濃度であった。
Ｏ”ｃｍ−３、または〜ｌＯ１０ｌ５弓のどちらかで、
Ｓｉ薄膜もＳｉ基板も同一濃度であった。
［発明が解決しようとする課題）
しかしながら、従来技術による高濃度酸素の場合には、
Ｓｉ薄膜中にＳ ｉ Ｏ２の微粒子が存在し、ＳＯＩ構
造をもつＭＯＳＦＥＴにおいてはゲート膜にあたる該Ｓ
ｉ薄膜の熱酸化膜の耐圧劣化及び該Ｓｉ薄膜中に形成さ
れるソース・ドレイン拡散層の耐圧の劣化が激しいとい
う課題が残る。一方、従来技術の低濃度酸素の場合には
、Ｓｉに酸素が少ないため、Ｓｉ基板の機械的及び熱ス
トレスに弱く、ウェーハにスリップラインが入りやすく
、またウェハーがそりやすいという不具合があった０本
発明は、かかる従来の課題を解決し、耐機械的ストレス
、耐熱的ストレスに優れ、かつ、耐圧の優れた熱酸化膜
や拡散層を可能にするＳＯＩ構造を持つ高信頼性半導体
装置を提供することを目的とする。
Ｓｉ薄膜中にＳ ｉ Ｏ２の微粒子が存在し、ＳＯＩ構
造をもつＭＯＳＦＥＴにおいてはゲート膜にあたる該Ｓ
ｉ薄膜の熱酸化膜の耐圧劣化及び該Ｓｉ薄膜中に形成さ
れるソース・ドレイン拡散層の耐圧の劣化が激しいとい
う課題が残る。一方、従来技術の低濃度酸素の場合には
、Ｓｉに酸素が少ないため、Ｓｉ基板の機械的及び熱ス
トレスに弱く、ウェーハにスリップラインが入りやすく
、またウェハーがそりやすいという不具合があった０本
発明は、かかる従来の課題を解決し、耐機械的ストレス
、耐熱的ストレスに優れ、かつ、耐圧の優れた熱酸化膜
や拡散層を可能にするＳＯＩ構造を持つ高信頼性半導体
装置を提供することを目的とする。
〔課題を解決するための手段］
本発明は、Ｓｉ基板中の酸素濃度は１０１７〜１０”ｃ
ｍ−”の高濃度で、Ｓｉ０ｇ上のＳｉ薄膜の酸素濃度が
１０”ａｍ−’以下の低濃度であることを特徴とする。
ｍ−”の高濃度で、Ｓｉ０ｇ上のＳｉ薄膜の酸素濃度が
１０”ａｍ−’以下の低濃度であることを特徴とする。
ウェーハの機械的・熱的ストレスに対する強度を決定す
るＳｉ基板領域は、高濃度の０原子が含まれ、優れた強
度を示す。一方ＭＯ３ＦＥＴからなるＬＳＩの信頼性、
すなわちゲート１ｍ耐圧やソース・ドレイン接合耐圧を
左右するＳｉ薄膜領域は、低酸素濃度のため、優れた耐
圧を持つゲート膜やソース・トレイン拡散層を形成する
ことができる。
るＳｉ基板領域は、高濃度の０原子が含まれ、優れた強
度を示す。一方ＭＯ３ＦＥＴからなるＬＳＩの信頼性、
すなわちゲート１ｍ耐圧やソース・ドレイン接合耐圧を
左右するＳｉ薄膜領域は、低酸素濃度のため、優れた耐
圧を持つゲート膜やソース・トレイン拡散層を形成する
ことができる。
［実 施 例］
以下、実施例を用いて説明する。第１．２図は１本発明
による半導体装置の断面図及び工程断面図である。約１
０”ｃｍ−”酸素濃度のＣＺ成成長Ｓｉ基板上、表面を
酸化して５ｉＯ−３を形成した、酸素濃度１０”ｃｍ−
”以下のＦＺＺ長Ｓｉ基板２とを張り合わせ、熱処理に
より接着した後、該ＦＺＺ長Ｓｉ基板２を研磨すること
により０．１−１０μｍの薄膜Ｓｉ層２′を形成する。
による半導体装置の断面図及び工程断面図である。約１
０”ｃｍ−”酸素濃度のＣＺ成成長Ｓｉ基板上、表面を
酸化して５ｉＯ−３を形成した、酸素濃度１０”ｃｍ−
”以下のＦＺＺ長Ｓｉ基板２とを張り合わせ、熱処理に
より接着した後、該ＦＺＺ長Ｓｉ基板２を研磨すること
により０．１−１０μｍの薄膜Ｓｉ層２′を形成する。
本実施例のＳＯＩ基板は、デバイスを形成するＳｉ薄膜
２が、低酸素濃度のＦＺＺ長Ｓｉからなり、ウェーハの
ほとんどの体積をしめるＳｉ基板ｌが、高酸素濃度のＣ
ＺＺ長Ｓｉから形成される。なお、ＳｉＯ□ｌｌｌ３は
、ＣＺＳ ｉ基板１上に形成しても良い。
２が、低酸素濃度のＦＺＺ長Ｓｉからなり、ウェーハの
ほとんどの体積をしめるＳｉ基板ｌが、高酸素濃度のＣ
ＺＺ長Ｓｉから形成される。なお、ＳｉＯ□ｌｌｌ３は
、ＣＺＳ ｉ基板１上に形成しても良い。
【発明の効果１
このため、本発明によるＳＯＩ基板は、耐熱的ストレス
及び耐機械的ストレスに優れ、さらに、該Ｓｉ薄膜２′
上に形成されるデバイスは、接合耐圧、酸化膜耐圧に優
れる。以上説明したように、本発明は、ＳＯＩ構造を持
つ、高速ＬＳＩにおいて、高信頼性な半導体装置を提供
する。
及び耐機械的ストレスに優れ、さらに、該Ｓｉ薄膜２′
上に形成されるデバイスは、接合耐圧、酸化膜耐圧に優
れる。以上説明したように、本発明は、ＳＯＩ構造を持
つ、高速ＬＳＩにおいて、高信頼性な半導体装置を提供
する。
第１．２図は本発明による半導体装置の断面図及び工程
断面図。 １・・・・・ＣＺＺ長Ｓｉ基板 ２．２′・・ＦＺＺ長Ｓｉ基板 ３ ・ ・ ・ ・ ・ Ｓ ｉ Ｏ２以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）ｔ ２回
断面図。 １・・・・・ＣＺＺ長Ｓｉ基板 ２．２′・・ＦＺＺ長Ｓｉ基板 ３ ・ ・ ・ ・ ・ Ｓ ｉ Ｏ２以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉（他１名）ｔ ２回
Claims (2)
- （１）Ｓｉ基板上にＳｉＯ＿２膜が形成され、該ＳｉＯ
＿２膜上には、０．１〜１０μｍ程度のＳｉ薄膜が形成
される、いわゆるＳＯＩ構造において、該Ｓｉ基板の酸
素濃度は、１０＾１＾７〜１０＾１＾９ｃｍ＾−＾３の
範囲にあり、デバイスを形成する該上層Ｓｉ薄膜の酸素
濃度が１０＾１＾７ｃｍ＾−＾３以下の濃度であること
を特徴とする半導体装置。 - （２）ＳＯＩ構造において、該Ｓｉ基板はＣＺ成長Ｓｉ
基板からなりデバイスを形成する該上層Ｓｉ薄膜はＦＺ
成長Ｓｉ基板を薄膜化することにより形成されることを
特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19766988A JPH0246770A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19766988A JPH0246770A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246770A true JPH0246770A (ja) | 1990-02-16 |
Family
ID=16378362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19766988A Pending JPH0246770A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246770A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4303768A1 (en) * | 1992-02-14 | 1993-08-26 | Mitsubishi Electric Corp | Semiconductor device with reduced breakdown voltage - comprises semiconductor layer on first substrate and second substrate on semiconductor layer |
| JPH05291513A (ja) * | 1992-02-14 | 1993-11-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5327007A (en) * | 1991-11-18 | 1994-07-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate having a gettering layer |
| EP0697743A1 (en) * | 1994-08-17 | 1996-02-21 | Seiko Instruments Inc. | Avalanche photodiode joined with with an integrated circuit package and method of fabrication |
| EP0697713A1 (en) * | 1994-07-21 | 1996-02-21 | Kabushiki Kaisha Toshiba | Silicon on insulator substrate and method of manufacturing the same |
| US5923071A (en) * | 1992-06-12 | 1999-07-13 | Seiko Instruments Inc. | Semiconductor device having a semiconductor film of low oxygen concentration |
| FR2782572A1 (fr) * | 1998-04-17 | 2000-02-25 | Nec Corp | Substrat "silicium-sur-isolant" (soi) et methode de fabrication dudit substrat |
| JP2001210811A (ja) * | 1999-11-17 | 2001-08-03 | Denso Corp | 半導体基板の製造方法 |
| JP2002094032A (ja) * | 2000-09-12 | 2002-03-29 | Fuji Electric Co Ltd | 半導体基板およびその製作方法と、その基板を用いた半導体装置およびその製造方法 |
| JP2008518484A (ja) * | 2004-10-27 | 2008-05-29 | ノースロップ・グラマン・コーポレーション | 高出力半導体デバイスのための半導体構造体の作成方法 |
| JP2011082554A (ja) * | 1999-11-17 | 2011-04-21 | Denso Corp | 半導体基板およびその製造方法 |
-
1988
- 1988-08-08 JP JP19766988A patent/JPH0246770A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539245A (en) * | 1991-11-18 | 1996-07-23 | Mitsubishi Materials Silicon Corporation | Semiconductor substrate having a gettering layer |
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| DE4303768C2 (de) * | 1992-02-14 | 1995-03-09 | Mitsubishi Electric Corp | Halbleitervorrichtung mit einem bipolaren Transistor und einem Feldeffekttransistor und Verfahren zu deren Herstellung |
| DE4303768A1 (en) * | 1992-02-14 | 1993-08-26 | Mitsubishi Electric Corp | Semiconductor device with reduced breakdown voltage - comprises semiconductor layer on first substrate and second substrate on semiconductor layer |
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| KR100288815B1 (ko) * | 1994-07-21 | 2001-11-26 | 니시무로 타이죠 | 반도체기판의제조방법 |
| EP0697743A1 (en) * | 1994-08-17 | 1996-02-21 | Seiko Instruments Inc. | Avalanche photodiode joined with with an integrated circuit package and method of fabrication |
| FR2782572A1 (fr) * | 1998-04-17 | 2000-02-25 | Nec Corp | Substrat "silicium-sur-isolant" (soi) et methode de fabrication dudit substrat |
| US6211041B1 (en) | 1998-04-17 | 2001-04-03 | Nec Corporation | Silicon-on-insulator (SOI) substrate and method of fabricating the same |
| FR2834821A1 (fr) * | 1998-04-17 | 2003-07-18 | Nec Corp | Substrat "silicium-sur-isolant" (soi) et methode de fabrication dudit substrat |
| JP2001210811A (ja) * | 1999-11-17 | 2001-08-03 | Denso Corp | 半導体基板の製造方法 |
| JP2011082554A (ja) * | 1999-11-17 | 2011-04-21 | Denso Corp | 半導体基板およびその製造方法 |
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| JP2008518484A (ja) * | 2004-10-27 | 2008-05-29 | ノースロップ・グラマン・コーポレーション | 高出力半導体デバイスのための半導体構造体の作成方法 |
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